基于CMMB系统的LDPC译码器的设计与实现

根据CMMB中LDPC码校验矩阵的结构特点,提出了一种部分并行译码结构的实现方法,并在XILINX的VirtexIV的XC4VLX80型FPGA上实现了这种结构。该设计充分利用了LDPC校验矩阵的规律,采用了一种适当的硬件结构和独特的存储器调用控制策略,故可在保证高性能和较大吞吐率的情况下,以较少的硬件资源实现两种码率的复用。     

Array LDPC码解码器设计

Array—LDPC码是一种高码率的LDPC（低密度奇偶校验）码,具有高性能、易编码等特点,广泛应用于DSL（数字用户线）传输中。在分析ArrayLDPC码结构和MS（最小和）算法的基础上,提出一种在较低硬件复杂度下实现较高并行度的解码器架构。该架构显著降低了节点间的信息通信量,同时,用局部CPU之间有规律的信息传递取代了VPU与CPU之间复杂的信息交换,解决了硬件实现中的布线问题。设计结果表明,采用这种架构设计的（2209,2021）Array．LDPC解码器具有吞吐率高、结构简单的优点,在0．18μmCMOS工艺下,面积仅为2．4mm2,而吞吐率可达到1．03Gbps。     

高效的用于CMMB的LDPC解码器设计

本文设计了高效率的支持两个码率的CMMB标准的LDPC解码器。论文采用分层修正最小和算法和存储器压缩技术减少存储器资源的使用;采用备份存储器方法,仅用很少的存储器代价,解决CMMB的LDPC码存在的存储器读写冲突;采用硬件资源复用,可以同时处理1/2码率和3/4码率,减少资源消耗。本文设计的LDPC解码器,在SMIC 0.18 m工艺下进行了综合,综合结果显示,解码器的面积8.55mm2,功耗215.4mW。     

准循环LDPC码的半并行译码器设计

利用准循环LDPC码的结构特点,使用半并行结构的译码器可以实现复杂度和译码速率的有效折中.提出了一种半并行结构的实现方法,并通过FPGA上的实现验证了性能.     

一种应用于不可分层LDPC码的并行分层译码算法

该文针对不可分层LDPC码无法利用分层算法进行译码的问题,提出了一种并行分层置信度传播(Parallel-Layered Belief-Propagation,PLBP)译码算法。与传统分层算法不同,该算法在译码时并行进行各层更新,串行进行层内各行更新。这种译码机制使得同一变量节点在各层内不同时进行更新,从而实现各变量节点在一次迭代中分层递进更新的算法目标。仿真表明,在不增加译码复杂度的情况下,该文提出的PLBP算法与传统的洪水算法相比,误码性能更优,而且所需要的平均迭代次数降低了约50%。此外,PLBP算法采用了合并的节点更新运算,最终使该算法达到的译码速度约为洪水算法的4倍。     

一种CMMB系统中LDPC编码改进方法

针对CMMB系统中LDPC码长较长,传统LDPC编码方法复杂度较高的问题,研究了两种常用的基于LU分解的LDPC编码算法,并在此基础上对LU分解算法进行改进。仿真结果表明,改进算法能更有效地降低编码复杂度,节省存储空间,提高编码速率,更适合硬件实现。     

IEEE802.16e标准LDPC译码器设计与实现

LDPC码自在上个世纪90年代被重新发现以来,以其接近香农极限的差错控制性能,以及译码复杂度低、吞吐率高的优点引起了人们的关注,成为继Turbo码之后信道编码界的又一研究热点。利用FPGA设计并实现了一种基于IEEE802.16e标准的LDPC码译码器。该译码器采用偏移最小和（Offset Min-Sum）算法,其偏移因子β取值为0.125,具有接近置信传播（Belief Propagation）算法浮点的性能。译码器在结构上采用了部分并行结构,可以灵活支持标准中定义的所有码率和码长的LDPC码的译码。此外,该译码器还支持对连续输入的数据块进行处理,并具有动态停止迭代功能。硬件综合结果表明,该译码器工作频率为150MHz时,固定15次迭代,最低可达到95Mb/s的译码吞吐率,完全满足802.16e标准的要求。     

一种全并行LDPC译码器及FPGA实现方法

低密度校验(Low-Density Parity-Check)码作为迄今为止性能接近香农限的前向纠错码(FEC)之一,在无线通信、卫星通信和无线网络技术等领域获得了广泛的应用。随着 5G 技术的发展,通信系统对传输速率的需求逐渐增加,更高的传输速率对 LDPC 译码器的吞吐量提出了更高的要求。本文给出了一种全并行 LDPC 译码器设计,并采用理论分析和仿真结果分析相结合的方法,对 LDPC 码的并行译码方法进行了研究,给出了全并行译码器的 FPGA 实现方法。     

多元LDPC译码器设计

在多元低密度奇偶校验码(NB-LDPC)的扩展最小和译码算法（EMS）中,由于消息向量的递归计算和校验/变量节点信息之间的迭代交换,导致译码器存在较大延迟。针对此问题本文提出了一种新型译码器结构,它优化了校验节点更新单步运算单元,根据前向后向算法规则,以3路单步运算单元完成校验节点更新,硬件资源消耗略有增加,但所需时钟周期约降为一般结构的1/3;并采用全并行运算的变量节点信息更新单元,无需利用前向后向算法将更新过程分解为多个单步运算,消除了变量节点更新的递归计算,且具有低复杂度低延时等优点,并在现场可编程门阵列(FPGA)Xilinx Virtex-4 (XC4VLX200)平台上对一个GF(16)域上(480,360)的准循环多元LDPC码进行了综合仿真。仿真结果证明,设计的译码器在较小资源消耗条件下能成倍提高吞吐量。      

中国数字电视地面广播系统中的LDPC译码器的设计

对中国数字电视地面广播系统中的LDPC码的译码方式进行了研究,分析了和积算法及其改进算法的思想,研究了噪声估计失配对和积算法译码性能的影响.在此基础上,将NSA算法和NBF算法结合起来,提出了CNN算法.仿真表明,CNN算法能有效地改善接收端译码的性能.     

Novel modified min-sum decoding algorithm for low-density parity-check codes

The problem of improving the performance of min-sum decoding of low-density parity-check(LDPC)codes is considered in this paper.Based on rain-sum algorithm,a novel modified min-sum decoding algorithm for LDPC codes is proposed.The proposed algorithm modifies the variable node message in the iteration process by averaging the new message and previous message if their signs are different.Compared with the standard min-sum algorithm,the modification is achieved with only a small increase in complexity,but significantly improves decoding performance for both regular and irregular LDPC codes.Simulation results show that the performance of our modified decoding algorithm is very close to that of the standard sum-produet algorithm for moderate length LDPC codes.     

基于Q矩阵准规则LDPC码半并行编码器的硬件实现

LDPC码是一种逼近香农限的线性分组码,但其编码运算量较大,常具有码长的二次方复杂度。这里介绍Q矩阵特点和利用Q矩阵构造出的准规则LDPC码不仅可以具有中等码长和码率,而且还可以直接用H矩阵进行编码器设计,使编码运算量具有线性复杂度。然后使用Q矢量,简化了H矩阵存储量,采用半并行结构,提高了编码速度。最后使用Verilog硬件描述语言,在Xilinx Virtex2．XC2V1000上完成了物理实现,为LDPC码在通信系统的硬件实现与应用提供了很好参考设计。     

一种快速准规则LDPC码编码器的硬件实现

LDPC码用迭代概率译码算法能接近香农限,但编码器常具有码长二次方的复杂度。论文介绍了一种基于Q矩阵的准规则LDPC码编码器直接用H矩阵进行设计,简化了H矩阵存储量,采用半并行结构,能进行运算量为线性复杂度的快速编码。编码器在Xilinx Virtex2 XC2V1000上用Verilog语言完成了物理实现。     

一种LDPC码的优化分层阈值偏移最小和译码算法

针对低密度奇偶校验(Low-Density Parity-Check,LDPC)码的译码算法在高信噪比区域性能较差和传统的泛洪调度译码方式收敛速度较慢等问题,提出了一种优化的分层阈值偏移最小和(Improved Layered Threshold Offset Min-Sum,ILTOMS)LDPC译码算法。该算法通过在最小值近零处添加一个阈值,在最小值小于该阈值的情况下选择局部最优的算法规避偏移最小和(Offset Min-Sum,OMS)译码算法的归零损失,在最小值较大时设置一个阈值来改善高信噪比时的译码性能,并且采用分层调度的方式进一步提高译码性能。仿真结果表明,所提的ILTOMS译码算法在复杂度无明显变化的情况下有一定性能增益,相比其他两种译码算法译码性能分别提升了0.4 dB和0.45 dB。     

一种改进的LDPC码低复杂度最小和算法

研究了低密度奇偶校验(Low-Density Parity-Check,LDPC)码的单最小值最小和(Single-Minimum Min-Sum,SMMS)算法,为了提高译码性能,在此基础上提出一种信道自适应可配置LDPC码最小和译码(Adaptive Configurable Min-Sum,ACMS)算法。ACMS算法在BP译码时的横向消息迭代更新过程中,LLR次小值用一个基于迭代次数的估算参数与最小值相加来取代,同时根据每次判决时的错误比特个数对不同信噪比下的估算参数进行动态修正。仿真结果表明,ACMS算法整体上提高了译码性能而仅增加少量复杂度。     

基于对数域的多进制LDPC码改进译码算法

为了进一步降低多进制LDPC码译码的复杂度,分析了扩展最小和算法(EMS)存在的不足,提出了一种基于对数域的多进制LDPC码的改进译码算法.该算法一方面根据每次迭代中变量节点的概率分布对的平均方差自适应选择FHT的阶数;另一方面算法中校验节点的更新运算由乘法转化为基于对数域上的加法运算,从而更易于硬件实现.仿真结果表明,与EMS算法相比,该算法性能与收敛速率均有明显改进.     

一种新的LDPC译码算法及其硬件实现

介绍了LDPC编译码技术,提出了分层修正最小和算法并对该算法进行了定点仿真和硬件实现.仿真结果和硬件实现表明,该算法性能优良并能降低迭代次数以提高吞吐量.     

高速数据传输中的LDPC码译码算法研究

在对LDPC码(低密度奇偶校验码)不同译码算法的原理进行深入研究的基础上,提出了一种改进型的最小和译码算法。通过分析不同译码算法的计算复杂度,验证不同算法的译码性能,表明改进最小和译码算法降低了运算复杂度,减少了平均迭代次数,改善了算法的收敛特性,是一种低运算量高性能的译码算法,有利于提高吞吐量,在高速数据传输上具有很大应用价值。