基于FPGA的随机数生成器的设计与实现

在网络通信的应用中,有必要设计出能重构,吞吐量高的随机数生成器。本文提出一种改进Combined Tausworthe算法,基于FPGA的随机数生成器。该生成器开发周期短、组成单元简单、移植速度快。文中还阐述了检测产生出来的随机数质量的结果。     

一种A5流密码算法的设计实现

A5算法是一种利用伪随机数和非线性运算实现的流密码,它是求和生成器和钟控移位寄存器的组合,其线性复杂度大于两种生成器线性复杂度,加密速度快,适合无线突发信道。     

随机数发生器检测与设计

随机数常作为密钥、初始化向量或密码协议中的时变参数,在密码应用中起到非常重要的作用。根据密码应用对随机性的要求,随机数生成器的输出序列必须满足随机性和不可预测性要求。文中分析了随机数生成器和伪随机数生成器两种生成器模型,给出了常用的随机性检测方法,以及可能的安全攻击方法,最后提出了一种随机性检测新方法。该方法基于输出样本的每比特的信息熵估计,可用于随机数发生器设计过程中的随机性评估。     

基于FPGA的高斯白噪声生成

高斯白噪声生成用于宽带短波信道模拟器系统,利用m序列发生器及查表法实现,采用现场可编程门阵列（FPGA）实现噪声生成器的设计,整个噪声生成器由VHDL语言编写,便于修改升级。仿真结果表明,基于FPGA设计实现的高斯白噪声生成器能够满足宽带短波信道模拟器性能指标要求,并且具有灵活性、通用性、修改参数方便等特点,具有很好的实用价值。     

用于SRAM PUFs的伪随机数发生器的FPGA实现

信息安全问题日益突出,而随机数则是信息安全系统的基石.本文以哈希算法为核心设计了一种伪随机数发生器,其以静态随机存储器物理不可克隆函数（Static Random Access Memory Physical Unclonable Functions,SRAM PUFs）为熵源,能够产生大量的伪随机序列.通过对熵源有效性的在线监测以及对种子的动态重播操作,本文提出的用于SRAM PUFs的伪随机数发生器提高了伪随机序列的安全性,可应用于各种高安全等级加密系统中.该发生器在FPGA开发平台上得到实现,其发生速度达598.1Mbps.随机数检测套件NIST分析结果表明：该伪随机数发生器的输出通过了所有测试项目,具有良好的随机性.     

全彩LED显示屏的色温修正及IP核实现方案

为改善全彩LED显示屏的显示效果,文章提出了一种色温修正的实现方案。本方案采用FPGA（现场可编程门阵列）来完成系统功能,利用Altera FPGA的DSP Builder（数字信号处理生成器）工具,在FPGA内部实现对视频数据进行色温修正的处理,并采用查找表的方法,将视频信号修正至预设的不同色温。最终可将该系统优化成参数可修改的功能模块,即IP核,使其他用户可以直接调用。     

基于FPGA硬件实现高斯随机数生成研究

在信息通信安全领域内,密钥的安全性直接影响公开加密算法的安全性,而密钥的安全性又与随机数的产生及其随机性能的优良息息相关,所以随机数的作用就变得非常的重要。文章基于FPGA硬件来实现高斯随机数生成,算法实现总体共分为两部分,第一部分采用Combined Tausworthe算法实现产生均匀分布的随机数序列;第二部分为Box Mulle算法,利用两组均匀分布的随机数通过转换来产生高斯随机数。产生的随机数的随机性表现良好。高斯随机数目前是应用最为广泛的一类随机数,所以对FPGA的高斯随机数生成器的研究具有非常重要的实际意义。     

伪码同步技术研究及其FPGA实现

针对扩频通信系统中的伪码同步问题,分析了基于匹配滤波捕获跟踪算法的伪码数字化同步方案.围绕匹配滤波捕获算法的原理和仿真,对伪码捕获跟踪同步算法在FPGA中的具体实现进行了研究.实验结果表明,该同步算法在FPGA上实现简练,性能稳定,能很好满足通信系统对速度和精度的要求.     

直接序列扩频接收机伪码捕获仿真设计

伪码捕获是直接序列扩频接收机的关键技术,其性能的好坏直接影响扩频系统能否正常工作。通过对 伪码捕获原理进行了分析以及对各种捕获方法进行了比较,确定一种适合FPGA实现的"捕获零中频处理方案"。 利用SPW仿真平台对其进行了浮点、定点仿真,最后利用仿真得到的定点规则在FPGA上实现了该系统。     

基于软件无线电的伪卫星接收机的设计与实现

提出了基于软件无线电的伪卫星接收机的数学模型和数字平台实现的两种方案：DDC＋DSP方案和FPGA＋DSP方案。通过对这两种方案的比较，得出在伪卫星接收机数字平台的设计中应采用FPGA＋DSP方案。     

GPS中频信号生成器的FPGA设计

介绍了一种GPS中频信号生成器的设计,利用了Xilinx公司的microblaze软核技术,生成器的核心部分在一块FPGA内部实现.降低了电路设计的复杂性以及实现成本,并且使得系统更具灵活性和扩展性.将详细描述生成器核心部分中microblaze系统的搭建以及关键逻辑电路的设计,最后给出生成器输出中频信号的频谱分析结果,并使用GPS接收机对上变频后的信号进行了接收测试.     

空间激光通信中高速伪随机序列及多路器

在开展综合信息系统演示试验前,为了实现激光通信系统的单独测试,需对模拟的各种载荷选择性输出及对误码率进行测试。研制了一种基于FPGA的嵌入式智能多路器及高速伪随机序列生成器,设计高速并串转换电路及时钟电路实现高速伪随机序列的传输,速度可达3 Gbps,用于误码率测试。其中高速的伪随机序列速率智能可调,速率范围为750 M到3 G。设计兼容多种电平的差分多路器,数据传输的类型通过多路器选择性输出,输出的电平为固定的LVPECL。如:视音频的串行数据流,伪随机序列,模拟数据源。     

混合同余法产生随机噪声的FPGA实现

在电子对抗领域,利用FPGA产生伪随机序列模拟噪声源的方法,可为实现各种噪声干扰带来便利。文中设计了基于混合同余法和中心极限定理产生随机噪声的FPGA实现方法。算法上对传统混合同余法进行了简化,避免了FPGA实现时大量的乘除运算。测试结果表明,该方法不仅有效可行,且简捷高效,生成的伪随机数具有周期、均值、方差等关键参数灵活可控,概率分布类型可变的特点,可为各种噪声干扰提供不同的噪声样本。     

星载伪码测距系统精确同步及FPGA实现

针对星载伪码测距系统中伪码同步的实现问题,给出了一种适宜在FPGA中实现的结构。系统采用归一化超前减滞后功率鉴相器以及二阶环路滤波的架构,对非相干延迟锁定环路进行理论分析和仿真,并给出了FPGA中实现资源统计。仿真结果表明,该方法具有很高的伪码跟踪精度,满足星载伪码测距的要求。     

一种低复杂度直扩信号伪码捕获增强方法

基于串行累加抵消结构,提出了一种简单的多符号相干累加方案。该方案可用于直扩通信系统接收机中,以提高相关峰的检测信噪比和伪码捕获概率。分析了多符号相干累加器增强直扩信号伪码捕获性能的基本原理,讨论了所提方案的设计思路和实现问题。计算机仿真和FPGA实现证明,与经典的并行分级相加累加器相比,所提方案在不降低伪码捕获性能的基础上,具有非常低的硬件复杂度,且输出时延较小。     

基于FPGA的DQPSK调制解调系统设计

基于软件无线电的应用背景,设计了一种采用FPGA实现的DQPSK调制解调系统.重点介绍了采用Verilog HDL设计DQPSK差分编解码,以及锁相环法实现载波同步.给出了采用系统生成器建模实现和仿真.     

扩散输出序列的构造与分析

基于钟控、缩减生成器的构造思想,结合个别元素控制扩大输出的方式构造了一种新型伪随机序列生成器—扩散输出生成器。分析得到其生成序列—扩散输出序列的周期、线性复杂度及游程分布。文中进一步改变扩散输出组,得到一组伪随机序列,分析得到相应序列的周期和线性复杂度,实现对扩散输出生成器的拓展.     

基于FPGA的AGWN信号生成器

提出一种新的基于FPGA的高斯白噪声生成器的设计和实现方法,给出设计的总体框图和分模块设计中的一些要点,阐述了主要部分的原理和电路实现方法。这种高斯噪声生成器与传统数字电路所组成的噪声生成器相比,通过利用QuartusⅡ中的一些既有功能电路（PLL）,大大降低了设计的难度,提高了电路调试的灵活性,可用于多种环境下的通信系统性能分析与测试。     

CLA加法器混合式BIST方案

本文以先行进行加法器为例,将确定性测试方法与伪随机测试方法相结合,提出了实现内建自测试电路中测试生成器的、在测试昨测试电路硬件开锁之间取得折衷的几种方案。最后,比较并分析了所得结果。     

基于北斗RDSS的GPS区域差分技术

本文提出了一种基于北斗RDSS的GPS区域差分技术的实现方案,该方案克服了差分GPS技术受到参考站和用户站之间距离的限制。本系统中基准型GPS接收机伪距修正数的计算、用户接收机导航解算所需的卫星星历数据、时间数据、伪距信息和伪距修正数的提取以及差分算法实现和接收机定位算法全部在DSP＋FPGA中实现。通过试验数据分析比较可见,采用基于北斗RDSS的GPS区域差分技术,对GPS导航定位精度有明显提高,该技术为未来实现高精度GPS导航定位有一定的参考价值。