FPGA设计中跨时钟域的问题与方法

随着科学技术的发展,在FPGA设计中多时钟设计是一个经常遇到而且因为功能的需要无法避免问题。在不同时钟域之间传输数据或者控制信号,如果对其中出现的特殊情况估计不足,将会对设计造成灾难性的后果。因此,设计人员在设计电路时必须加入相应的同步机制,确保信号在跨时钟域传输时能够可靠进行。本文从触发器时序理论基础为出发点,分析研究数字化电路设计中跨时钟域传输信号时亚稳态现象产生的原因以及危害,然后分析和研究了解决跨时钟域传输过程中遇到的各种同步技术,分析和比较在不同场合的应用以及各自的优缺点。     

面向SoC系统芯片中跨时钟域设计的 模型检验方法

 传统方法无法在RTL验证阶段全面验证SoC系统芯片中的跨时钟域设计.为解决此问题,本文首先提出描述亚稳态现象的等价电路实现,用以在RTL验证中准确体现亚稳态现象的实际影响;然后使用线性时序逻辑对跨时钟域设计进行设计规范的描述;为缓解模型检验的空间爆炸问题,进一步针对跨时钟域设计的特点提出基于输入信号的迁移关系分组策略和基于数学归纳的优化策略.实验结果表明本文提出的方法不仅可以在RTL验证阶段有效地发现跨时钟域设计的功能错误,而且可以使验证时间随实验用例中寄存器数量的递增趋势从近似指数级增长减小到近似多项式级增长.     

FPGA跨时钟域亚稳态研究

在FPGA电路设计中,一个系统可能包含了很多跨时钟域的时钟信号,当其目标域时钟与源域时钟不同时,如何在这些不同域之间传递数据成为了一个重要问题。特别是在中心模块与外围电路芯片的通信设计中,容易导致亚稳态的跨时钟域就不可避免。针对FPGA设计中的亚稳态问题,本文给出了一系列行之有效的解决方法,很好地抑制亚稳态,提高系统可靠性。     

低成本FPGA光纤接口卡的设计与实现

提出了一种FPGA芯片加并/串、串/并转换芯片的低成本光纤通信解决方案.该接口卡使用DSP芯片作为控制芯片,通过同步FIFO解决了FPGA芯片与DSP芯片之间跨时钟域信号的同步问题.经实际测试,验证了设计的正确性,并测量出接口卡的最高速率可达到212Mb/s.     

一种基于CPU总线通信的同步设计方法

<正>在宇航产品设计中，有时需要把多个FPGA作为外设挂接在CPU并行总线上。出于功能实现需求，FPGA和CPU可能工作在不同的时钟域下，而不同时钟域下的信号传输需要进行跨时钟域处理来避免亚稳态问题。本文通过介绍常用的CPU总线通信同步设计方法，提出了握手协议存在的安全隐患，如果仅对CPU控制信号进行跨时钟域处理，可能导致FPGA内部触发器的数据端产生毛刺，从而导致FPGA误响应CPU指令。经过仿真测试证明，在CPU读写时序余量充裕的前提下，可以采用对多比特的地址线和数据线打一拍的操作来解决FPGA内部触发器数据端的毛刺问题，为更可靠地进行总线通信提供了一种思路。     

降低系统芯片中跨时钟域设计和验证复杂度的方法

在系统芯片设计中,直接采用现有的跨时钟域信号处理方法不仅设计复杂度高而且验证难度大.为了解决这个问题,将跨时钟域设计与功能设计完全分离,在每个通信接口部件中采用独立的、专用的跨时钟域处理模块统一解决跨时钟域信号的传输问题,并通过封装点对点通信接口和合并处理同一方向的跨时钟域信号,将需要处理的跨时钟域信号的数量减少为方向相反的2组.实验结果表明,该方法能够有效降低跨时钟域设计的验证难度和系统芯片的设计复杂度,并且不会明显增加功能部件的传输延迟和面积开销.     

异步时钟亚稳态仿真方法

当信号跨越时钟域的时候,会带来亚稳态问题,现在通用的做法是两级触发器同步来消除亚稳态。实际电路中在目的寄存器的时钟域获得该信号的时间可能不固定,通常相差一个时钟,提出了一种仿真方法,可以仿真实际电路中这种不确定现象。通过这种方法可以在仿真阶段检查跨时钟域信号设计是否合理。避免实际电路中的这种不稳定带来的功能失效。     

从ASIC到FPGA的转换系统时钟设计方案

基于原型验证的需要和FPGA对ASIC市场的取代．越来越多的ASIC设计需要移植到FPGA＆来实现。然而,ASIC与FPGA在内部结构上差异很大,尤其是时钟结构,在移植过程中需要特别注意。文中以Xilinx公司的Vitrex-4 FPGA为例,对比了ASIC与FPGA的时钟结构,给出了门控时钟、生成时钟和多FPGA时钟同步在设计转换过程中的处理方法。     

数字信号在不同时钟域间同步电路的设计

文中从控制信号和数据通路两个方面入手,设计了信号在不同时钟域之间的同步电路。采用直接锁存法和锁存反馈法来控制信号的跨时钟域传递,电路简洁、高效;采用异步FIFO(First In First Out)实现数据信号的同步,并通过格雷码和两级锁存来进行指针的跨时钟域传递,FIFO缓冲区的空满判断采用修改后的格雷码,对n+1位的编码可以节省(n2-n-2)/2次异或操作。该设计解决了信号跨时钟域传递时可能出现的亚稳态问题。     

基于VHDL的异步FIFO设计

FIFO经常应用于从一个时钟域传输数据到另一个异步时钟域。为解决异步FIFO设计过程中空满标志判断难以及FPGA亚稳态的问题,提出一种新颖的设计方案,即利用格雷码计数器（每次时钟到来仅有1位发生改变）表示读／写指针,设计二级同步链为跨越不同时钟域的读／写指针,以提供充足的稳定时间,并通过对比格雷码指针产生空满标志位。该设计采用VHDL语言进行设计,利用ALTERA公司的FPGA得以实现。经验证进一步表明,模块化的设计不仅避免了亚稳态的产生,增大平均无故障工作时间（MBTF）,也使工作效率大为提升。     

一种32位MCU的FPGA验证平台

随着应用的复杂化和多样化,微控制器(MCU)设计规模急剧增大,性能要求越来越高。为缩短芯片验证时间,提高验证效率,采用FPGA原型验证平台是一个有效的方法。通过建立基于FPGA的高性能原型验证系统,可及时发现芯片设计中的错误和不足,进而缩短MCU芯片研发周期。以一款通用MCU为研究对象,通过修改时钟系统,替换存储器和综合布局布线设计FPGA验证平台,并利用该平台进行软硬件协同验证,为该芯片的验证工作提供了高效有力的支撑。     

6端口CMOS寄存器堆设计

高性能超标量处理器完成多条指令并行,需要寄存器堆提供多端口、高速访问.本文介绍一个0.18μmCMOS工艺下的四读二写6端口寄存器堆的全定制设计,它采用改进的多端口存储器单元结构和基于NAND结构的低功耗译码器,并且设计了内部时钟生成部件来提高工作频率.寄存器堆通过功能验证和性能测试,可以工作在450MHz频率上,功耗为36mW,面积0.06mm2,参考综合结果具有高速、低功耗和面积小的特点.     

32位嵌入式RISC处理器的设计与实现

设计了一款兼容ARM7TDMI指令集的高速RISC处理器(CP-ARM).在分析了ARM7TDMI体系结构之后,通过增加流水线深度、采用Harvard总线结构、增加寄存器写端口、修改乘法器结构等方法提高了处理器整体性能,和典型ARM7TDMI处理器相比,CPI减小21%,主频提高86.9%,MIPS提高153%,在功能验证的基础上采用FPGA实现.     

基于FPGA的Cameralink高通量数据交互研究北大核心CSCD

针对目前高速科研相机的常用Cameralink视频信号传输接口需专用数据采集卡连接到计算机导致系统灵活性不够的问题,提出一种基于FPGA的Cameralink接口Deca模式下高通量数据实时交互处理方案。硬件上利用编解码芯片完成Cameralink接口的数字图像采集和转换,输出LVDS信号。软件设计采用异步FIFO完成数据缓存及转换,解决跨时钟域的时序匹配疑难。FPGA设计结合Cameralink接口最大通量数据传输协议80 bits模式10 tap/8bit格式准确数据交互。通过Modelsim仿真验证及实物测试,结果表明在sCMOS相机满帧全速2048×2048@100 fps最大85 MHz下,FPGA与Cameralink接口的高通量数据准确控制,并向下兼容Base、Medium及Full模式。具备很高灵活性及应用价值。     

多功能数字钟电路的制作

该文是基于FPGA,采用Verilog HDL通过自下而上的设计方法完成的。根据功能将设计分为六大模块：仿电台报时、定时闹钟、时钟、日期、世界时间、显示模块,世界时间是格林威治时间,最终在Quartus II的开发环境下完成,并且使用FPGA的芯片EP2C8Q 208C8完成验证。结果表明,该设计切实可行,外围电路简单,模块功能强大,满足人们的需求,在FPGA的数字时钟设计方面具有很大的参考价值。     

A Multi-Shared Register File Structure for VLIW Processors

The available instruction level parallelism allowed by current register file organizations is not always fully exploited by media processors when running a multimedia application. This paper introduces a novel register file organization, called multi-shared register file, that eliminates this superfluous instruction scheduling flexibility by reducing the number of read and write ports and partitioning the register file in a special ring structure. A parameterized generic VLIW architecture is used to explore different configurations of our proposed register file structure in terms of estimated silicon area, minimum clock period, estimated power consumption, and multimedia task processing performance. Moreover, a metric highly related to multimedia applications is introduced to study trade-offs between hardware cost and performance. The results show that by substituting a monolithic register file with an equivalent multi-shared register file, the estimated area and the power consumption are considerably reduced at the cost of a negligible performance degradation.     

FPGA高性能查找表的设计与实现

从电路角度探讨了查找表(LUT)实现原理,基于双相不交叠时钟,设计实现了一种LUT,能高效地完成移位寄存器与RAM的功能扩展。基于SMIC0.25μmCMOS工艺优化设计了对应的版图,给出了相应的HSPICE仿真结果。此电路结构增强了逻辑块的性能,提高了FPGA的整体效率与灵活性,已被应用于FPGA的设计中。