一种新型的缩控生成器

将缩减生成器与一种新型的钟控生成器组合构成了一种新型的伪随机序列生成器—缩控生成器,它是由两个三元的线性反馈移位寄存器(LFSR)构成。文章讨论了这种新型的缩控序列的周期,线性复杂度,符号分布及1,2-重量复杂度等密码学性质。分析结果表明,这种缩控序列具有大的周期,大的线性复杂度,符号分布也比较均衡,而且当LFSR级数很大时,缩控序列能够有效地抵抗B-M算法的攻击,适合于流密码系统中的应用。     

二维缩控生成器的构造与分析

论文基于三元伪随机序列,将钟控生成器和缩减生成器结合进行二维输出,构成一种新型伪随机序列生成器—二维缩控生成器,由其生成的二维缩控序列具有大周期和高线性复杂度,能够抵抗诸如B-M算法等综合算法攻击,且证明了序列游程长度为1或2,数据率为8/9,符号分布基本平衡等性质。因此,二维缩控生成器适合在流密码系统中应用。     

复合控制生成器

文中设计了一种新型密钥流生成器复控生成器,该生成器由一个(3)上的线性移位寄存器和一个(q)上的线性移位寄存器构成.文中详细讨论了不同的(q)对应的复控序列的周期和线性复杂度.研究表明主控序列的周期和线性复杂度都优于缩控序列和自缩控序列.     

一种新的GF（q）上的广义自缩生成器

设计了一种新的GF(q)上的广义自缩生成器,该生成器的主要特点在于输出方式不同于原生成器。研究表明生成的大序列族有良好的互相关性、均衡性,并且给出了最小周期的下界。同时也指出该序列有丰富的群结构和线性空间结构。     

双侧停走生成器的概率模型

该文首次建立了双侧停走生成器(Bilateral Stop/Go Generator)的概率模型,研究了模型中作为钟控函数输入的中间状态序列的马氏性、遍历性及严平稳性等概率性质,得到了生成器输出序列中0, 1分布是不平衡的结论,由此指出不能将这种生成器直接作为密钥流生成器;给出了生成器输出序列和相应的LFSR输出序列之间的符合率以及一阶差分序列之间的符合率;证明了生成器输出序列满足强大数定律和中心极限定理。     

一类钟控组合生成器的符合率

给出3个停走生成器在模2加组合方式下符合率的有关结论。此类生成器的输出序列与相应停走生成器的控制序列相互独立;输出序列与相应停走生成器的目标LFSR输出序列不独立,本文对输出序列与目标LFSR序列的符合率进行了讨论,给出有限维联合分布的计算公式。     

扩散输出序列的构造与分析

基于钟控、缩减生成器的构造思想,结合个别元素控制扩大输出的方式构造了一种新型伪随机序列生成器—扩散输出生成器。分析得到其生成序列—扩散输出序列的周期、线性复杂度及游程分布。文中进一步改变扩散输出组,得到一组伪随机序列,分析得到相应序列的周期和线性复杂度,实现对扩散输出生成器的拓展.     

一类具有良好特性的二元周期序列

本文利用m-序列和前馈序列的特性提出了一种新的生成器。这种生成器所生成的序列具有大的周期和线性复杂度,并且具有良好的伪随机特性。     

一类“停走”生成器输出序列的若干概率性质

“停走”生成器是由两个线性反馈移位寄存器（LFSR）组成的一个钟控序列生成器，对此概率模型，在LFSR输出序列较一般的假设条件，讨论了“停走”生成器输出序列的若干概率性质，推广了已有文献中的结果。     

钟控生成器与布尔函数

引言国外学者Beth.T和Piper F.C于1984年在欧洲密码学会议上首次提出了2值密钥流“停走生成器”(即stop-and-go generator),它是一种以域F,上的线性移位寄存器为基础,通过对移位寄存器的时钟脉冲进行控制来产生伪随机序列的一种钟控生成器,分析表明用这种生成器产生的伪随机序列在一定程度上具有m序列和M序列的良好的伪随机性,同时又克服了m序列具有线性平移相异性的序列数量很小和M序列在硬件上不易实现的缺陷。因而一经出现就受到了相关领域学者们的普遍重视。后来学者又以“停走生成器”为基本构     

利用竞争冒险的真随机数发生器设计

针对真随机数广泛应用的现状,基于振荡器采样和反馈电路竞争冒险机制,分析和设计了一款真随机数发生器。采用VHDL语言为描述工具,以纯数字IP核的形式提供了该发生器,并给出了一种与微控制器OC8051 IP核的挂接方法。选用Ahera Cyclone—Ⅱ FPGA开发板对随机数发生器进行验证,结果表明其逻辑和时序工作稳定,且随机数产生速率可达7．85M／s,完全通过7种随机性检测,可应用于实际的工程开发中。     

发电机微机保护技术的应用探究

随着社会不断的发展进步,也在很大程度上推动了我国对于发电机保护技术的发展进程,本文立足于发电机微机保护技术的应用,并以此阐述发电机保护的重要一是一,而当代RCS-985R/S发电机微机保护技术的主要新型原理以及所具有优势,展开了一系列的分析与总结,以此期望为后续的发电机微机保护技术带来一些参考性的建议.     

基于DDS的正弦信号发生器的设计

文章介绍了一种基于DDS的正弦信号发生器的设计方法,对此正弦信号发生器的硬件部分进行了详细的论述,并给出了系统的软件流程框图.仿真及硬件验证的结果表明,此正弦信号发生器精度高,抗干扰性好,可作为一般的正弦信号发生器使用.此设计方案具有一定的实用性.     

基于FPGA实时可配置的高斯白噪声发生器

介绍了一种基于FPGA的数字式高斯噪声发生器的算法、结构和实现．主控计算机可以通过该噪声发生器内建的异步串行接口对生成噪声的各项参数进行实时配置。整个噪声发生器由VHDL语言编写，便于修改升级，可以作为一个功能模块，嵌入其他系统中使用。     

0．2～18GHz梳状谱信号发生器研制

梳状谱信号发生器在电子设备和雷达系统中有着广泛的使用,文中通过对实际产生梳状谱信号电路的分析,给出了具体设计宽带、窄脉冲信号发生电路的参数,设计研制出输出0.2~18 GHz的梳状谱信号发生器,在较低的成本下完全可以替代国外同类产品。     

An integrated high resolution CMOS timing generator based on anarray of delay locked loops

This paper describes the architecture and performance of a new high resolution timing generator used as a building block for time-to-digital converters (TDC) and clock alignment functions. The timing generator is implemented as an array of delay locked loops. This architecture enables a timing generator with subgate delay resolution to be implemented in a standard digital CMOS process. The TDC function is implemented by storing the state of the timing generator signals in an asynchronous pipeline buffer when a hit signal is asserted. The clock alignment function is obtained by selecting one of the timing generator signals as an output clock. The proposed timing generator has been mapped into a 1.0 μm CMOS process and an r.m.s. error of the time taps of 48 ps has been measured with a bin size of 0.15 ns. Used as a TDC device, an r.m.s. error of 76 ps has been obtained, A short overview of the basic principles of major TDC and timing generator architectures is given to compare the merits of the proposed scheme to other alternatives     

On nested convolutional codes and their application to woven codes

Nested convolutional codes are a set of convolutional codes that is derived from a given generator matrix. The structural properties of nested convolutional codes and nested generator matrices are studied. A method to construct the set of all minimal (rational) generator matrices of a given convolutional code is presented. As an example, two different sets of nested convolutional codes are derived from two equivalent minimal generator matrices. The significant difference in their free-distance profiles emphasizes the importance of being careful when selecting the generator matrices that determine the nested convolutional codes. As an application of nested convolutional codes, woven codes with outer warp, and inner nested convolutional codes are considered. The free-distance profile of the inner generator matrix is shown to be an important design tool.     

基于LabVIEW和Modbus的蒸汽发生器半实物仿真

蒸汽发生器是压水堆核电站最重要的部件之一,其运行状态关系到整个核电站的安全,因此蒸汽发生器的建模与仿真对核电事业的发展有着重要的意义。文中针对压水堆核电站U型蒸汽发生器进行半实物仿真。通过分析U型蒸汽发生器的结构特点与运行原理,运用模块化建模的方法,对蒸汽发生器进行分块建模,并且将仿真数据存储于控制系统中。在LabVIEW软件中根据压水堆核电站蒸汽发生器的划分控制体的数学模型建立仿真模型,采用Modbus协议实现上位机仿真程序与实物端UW500集散系统的数据交互,以进行关键仿真数据采集。半实物仿真模型正确模拟了蒸汽发生器的运行,展现了蒸汽发生器一、二回路的热工参数变化,并在集散系统中存储记录。半实物仿真模型不仅可以用于不同工况的测试研究,也可以作为核电研究的教学展示。     

Advanced controlling scheme for a DRAM voltage generator system

An brief overview is given of the voltage generator system of a 1-Gb synchronous DRAM. The design serves as an example for a state-of-the-art DRAM voltage generator system. A general analysis of the required controlling functionality is derived. A universal and flexible controlling scheme for a voltage generator system is presented, which can easily be modified for future voltage generator design. The main aspect of this controlling scheme is a clear separation between logic (digital) controlling functions and (analog) voltage generating functions. A control path that supplies the various voltage generator blocks with configuration information is introduced. Last, the control path is shown to have an additional advantage of increased testability. Hardware results verifying the concept are presented     

一种嵌入式SIMD协处理器地址产生器的设计

文章介绍了一种新的嵌入式SIMD协处理器地址产生器.该地址产生器主要完成地址计算和协处理器指令的场抽取功能.为了提高协处理器的性能,地址产生器中设计了新的传送路径.该传送路径能够不通过地址产生器中的ALU而把数据送入寄存器中,这个传送路径能够减少ldN指令的一个延迟周期.在SMIC0.18微米标准库单元下,该地址产生器的延迟能够满足周期为10ns的协处理器.