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相似文献
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1.
本文提出了在一款片上系统(SOC)芯片设计中的多通道NAND闪存控制器实现方案。在对NAND闪存控制器的结构和实现方法的研究上,闪存控制器利用带两个16K字节缓冲器的高效率缓冲管理控制器来管理4个通道,每个通道可以连接4片闪存芯片。控制器内嵌16比特BCH纠错模块,支持AMBAAHB总线与MLC闪存。文中还介绍了行地址计算与快闪存储器存储单元的初始化。结果分析里给出了控制器的仿真波形、功耗分析和综合结果。在一个存储组与一个通道的配置条件下,控制器的实现只需要71K逻辑门。  相似文献   

2.
基于QC-LDPC码的空间CCD图像NAND闪存存储纠错   总被引:3,自引:3,他引:0  
李进  邢飞  尤政 《光电子.激光》2014,(8):1598-1605
为了提高空间CCD相机图像NAND闪存存储可靠性,提出一种基于QC-LDPC码的NAND闪存纠错算法。首先,分析了NAND闪存纠错信道模型;然后,根据闪存特点提出了一种基于QC-LPDC(1056,1024)码的NAND闪存纠错算法,为了加快编码效率提出了校验矩阵构造和高效编码方法,设计的校验阵均是0和1,只有移位和加法运算,非常适合硬件实现;最后,使用地面检测设备对闪存纠错算法进行了试验验证。结果表明,闪存纠错算法能快速稳定、可靠地工作,计算复杂度比较低,算法复杂度仅具为O(N);算法纠错能力高,误码比(BER)为10-6时,本文算法比RS码多0.47dB编码增益;使用65nm CMOS单元库,系统工作频率为250MHz时解码器数据吞吐率达到7.2Gbps;低误码平层,在误比特率为10-8时未出现误码平层。本文的NAND闪存纠错算法满足了空间相机图像存储系统的应用。  相似文献   

3.
工艺的进步和消费电子市场对高密度非易失性存储的需求,促使多层单元闪存代替单层单元闪存成为闪存市场的主流,但同时提出数据可靠性的需求。针对多层单元闪存中存在的多比特随机错误问题,闪存控制器中需要实现低功耗高带宽的BCH编解码器。设计采用8 bit的并行编解码,每1 024 Byte能纠正32 bit的随机错误。关键方程步骤采用简化伯利坎普-梅西算法,优化逻辑。功能仿真和FPGA原型验证证明设计的正确性。  相似文献   

4.
SDRAM在大视场TDICCD空间相机中的应用   总被引:1,自引:0,他引:1  
该文针对大视场空间相机中需要缓存的图像数据量大的问题,对高速大容量存储器SDRAM控制技术进行了研究。首先,说明了大视场空间相机中图像数据缓存的需要,根据CCD图像数据和图像缓存工作特点,提出了基于行使能和刷新操作驱动和基于仲裁策略的SDRAM控制器。然后,为了提高图像数据缓存可靠性,针对缓存小数据量场合,提出了(6,8)纠错算法,针对缓存大数据场合提出了RS(143,127)和RS(142,126)码纠错算法。最后,在XX-X空间多光谱相机样机的成像系统上进行了试验验证。实验结果表明:两种控制器工作频率能够达到131 MHz,正常工作时,行使能驱动控制器存取速度达到127.08 MBps,仲裁策略控制器存取速度达到139.788 MBps,两种纠错算法在507 B/row内可以纠正32 b错误。基本满足空间相机中的稳定可靠、高效率的缓存图像数据要求。  相似文献   

5.
大视场TDICCD空间相机全通道高可靠快视系统   总被引:1,自引:1,他引:0  
提出了一种适于大视场时间延迟积分电荷耦合器件 (TDICCD)空间相机的全通道高可靠快视系统。首先,建立TDICCD图像滚屏显示模型,能够有 效模拟TDICCD相机线阵输出的推扫过程,进而提出基于硬件的行频 自适应实时滚屏显示方法;然 后,针对高速图像数据缓存不可靠问题,提出易于硬件实现的(16,6)纠错编码算法; 最后,在某空间相机原理样机上进行了测试。结果表明,本系统的行频自适应范围为 0.52~7.68kHz,可对数据率 高达13.02Gbit/s的80通道12bit量化图像进 行实时滚屏拼接显示与缩略显示,图像细节表现能力强;加入(16,6)纠错编码算 法的SRAM缓存在1024Byte内可纠正82bit错误,提高了图像缓存的可靠性。系统工作稳定,可移植性强,已成 功应用于大视 场TDICCD空间相机的研制与检测中。  相似文献   

6.
提出一种适于高空间分辨率大视场遥感相机的图 像高速高可靠传输系统。首先,分析了TLK2711的通信链路,提出 了基于同步控制字的高速串行传输策略;深入分析了噪声对传输可靠性的影响,进而提出(17,6)纠错编码算法,分析了纠错编码在大视场空间相机中应用的可行性; 最后,在某大视场TDICCD空间相 机样机上进行了系统测试。实验表明,本文系统可以实时传输80路高 量化数据,整个系统有 效数据吞吐率可达13.02Gbit/s;所 提出的(17,6)纠错编码算法纠错能力强,运算速度快,易于硬件 实现,每512Byte数据可纠正32bit的错误,提高了空间 相机高速串行传输的可靠性;系统在不同的传输速度下工作均表现出令人满意的效果。  相似文献   

7.
本文介绍一种基于MLC闪存和AHB总线的高速大容量数据控制系统的硬件实现方法,所提出的闪存控制器实现带8个8K字节缓冲器的高效率缓冲管理控制器来管理8个通道,每个通道可以连接8个闪存芯片。文中还介绍了快闪存储器存储单元的空白检查和交叉存取操作。实验结果证明该固态盘控制器的最高读速度为230.2MB/s,最高写速度为101.9MB/s.最后给出了控制器的综合结果和功耗分析,在24比特BCH纠错与一个通道的配置条件下,控制器的实现需要315K逻辑门。  相似文献   

8.
首先介绍了嵌入式闪存器件的基本工作原理,并根据具体的技术特点和应用整理归纳出了嵌入式闪存器件的三种主流单元结构:单晶体管器件结构、分裂栅器件结构和选择晶体管加存储晶体管的两管器件结构,然后详细分析和比较了这三种器件结构的优缺点。接着进一步重点介绍嵌入式闪存器件近年来的最新发展,列举了传统浮栅器件在65 nm技术代的先进解决方案,并讨论了融合分立电荷陷阱存储概念的新型SONOS和纳米晶存储技术,介绍了该类型技术较之传统浮栅结构的突出优势以及目前的研究进展。最后,对嵌入式闪存技术在32 nm以下节点将遭遇的瓶颈以及进一步发展方向进行分析和展望,给出了可能的解决方案。  相似文献   

9.
钱搜索是与非型闪速(NAND flash)存储器中BCH译 码器的重要组成部分,并行钱搜索延迟较小并可高速运行,但过高的复杂度制约了其的应用 。为了降低并行钱搜索的复杂度,提 出一种并行钱搜索的改进和优化方法。首先对传统并行钱搜索以及有关文献进行了分析和研 究;然后对公共子表达式的搜索范 围进行了扩展,并合并了相关计算;最后对迭代匹配算法进行了改进,提出一种基于二维搜 索的改进迭代匹配算法。实验结果 表明,本文方法取得了较好的优化效果,有效地降低了并行钱搜索的复杂度;在对BCH(2047,1926,1)的 32bit并行钱搜索 优化后,与传统并行钱搜索以及有关文献的两种并行钱搜索相比,本文方法的 优化率分别达 到了85.4%、38.7%和29.2%,并可以更好地适应不同并行度和不同纠错能力的并行钱搜索结构。  相似文献   

10.
曹馥源  刘杨  霍宗亮 《微电子学》2021,51(3):374-381
NAND闪存以其高存储密度、高速、低功耗等优点被广泛应用于数据存储。三维堆叠闪存技术的出现和多值存储技术的发展进一步提高了密度,降低了存储成本,同时也带来了更加严重的可靠性问题。闪存主控厂商一直采用更强大的纠错码(ECC),如BCH和LDPC码来对闪存中的数据错误进行纠正。但当NAND闪存中的错误数超出ECC纠错能力时,错误将无法被纠正,因此研究人员提出了多种基于NAND闪存的错误缓解技术作为ECC的补充方案。本文介绍了NAND闪存的工作原理和错误模式,对最新的错误缓解技术进行综述,为设计更加可靠的存储解决方案提供了有益参考。  相似文献   

11.
随着大容量MP3播放器、PMP播放器、数码相机、智能手机等消费电子产品的需求持续增长,MLC的NAND闪存已经取代SLC的NAND闪存成为市场主流。而存储容量的增大所带来良率与可靠性的下降,意味着我们需要纠错能力更强大的硬件编译码器来处理可能发生的错误。针对固态硬盘需要支持多通道的NAND闪存,纠错编译码器也要有能够处理并行I/O总线的能力,本文实现了可由软件配置、最大纠错能力t为可变的1~16b的BCH纠错编译码器,在计算错误位置多项式的过程中使用了修正的欧几里德算法。  相似文献   

12.
第6代移动通信技术(6G)网络所产生的海量数据对数据存储带来了全新挑战,推动着存储技术的迅猛发展。与非门(NAND)闪存存储器具有读写速度快,可靠性高等优点,故在6G网络中具有广泛的应用前景。为了提高NAND闪存的可靠性,针对两种不同位线结构的错误特性,该文分别提出基于全位线结构的等精度重映射方案和基于奇偶位线结构的不等精度的重映射方案。仿真结果表明,两种新型比特重映射方案有效提升了闪存的误码性能。基于此,该文所提重映射技术可被视作6G网络中可靠而高效的存储优化技术。  相似文献   

13.
张明明  王颀  井冲  霍宗亮 《电子学报》2020,48(2):314-320
数据保持力是NAND闪存重要的可靠性指标,本文基于用户在使用模式下,通过设计测试方法,研究了电荷捕获型3D NAND闪存初始阈值电压-2V至3V的范围内数据保持力特性.结果表明初始状态为编程态时,可以有效降低NAND闪存高温数据保留后的误码率,特别是随着擦写次数的增加,不同初始状态下电荷捕获型3D NAND闪存数据保持力差异更加明显,结论表明闪存最适宜存放的状态为0-1V,电荷捕获型3D NAND闪存器件应避免长期处于深擦除状态.并基于不同初始状态闪存高温数据保留后的数据保持力特性不同的现象进行了建模和演示,通过设计实验验证,机理解释模型符合实验结果.该研究可为电荷捕获型3D NAND闪存器件的长期存放状态提供理论参考.  相似文献   

14.
A three-dimensional (3D) stacked bit-line NAND flash memory is investigated. The fabrication process flow for the formation of a laterally-recessed bit-line stack is described. Program operation is simulated using a stacked bit-line structure. Inter-layer interference (ILI) is addressed and the minimum isolation oxide thickness between stacked bit-lines is extracted. Simple device and array with the laterally-recessed bit-line stack are fabricated and electrical characteristics are measured. A new array architecture having a connection gate is designed for the 3D stacked bit-line NAND flash memory application.  相似文献   

15.
As NAND flash memory fabrication technology scales down to 20 nm and below, the raw bit error rate increases very rapidly and conventional hard-decision based error correction does not provide enough protection. The turbo product code (TPC) based error correction with multi-precision output from NAND flash memory is promising because of high error-correcting performance and flexibility in code construction. In this work, we construct a rate-0.907 (36116, 32768) extended TPC for 2-bit MLC NAND flash memory, and apply the Chase–Pyndiah decoding algorithm. An efficient complexity reduction scheme is also proposed to eliminate redundant computations in the Chase–Pyndiah decoding algorithm. The replica parallel decoding is also employed to lower the error floor. The experimental results that include the effects of flash memory output precision are presented for a simulated flash memory channel.  相似文献   

16.
In multilevel flash memories, the threshold voltages of the memory cells should be controlled precisely. This paper describes how in a conventional NAND flash memory, the threshold voltages of the memory cells fluctuate due to array noise during the bit-by-bit program verify operation, and as a result, the threshold voltage distribution becomes wider. This paper describes a new array architecture, “A double-level-Vth select gate array architecture” to eliminate the array noise, together with a reduction of the cell area. The array noise is mainly caused by interbitline capacitive coupling noise and by the high resistance of the diffused source-line. The threshold voltage fluctuation can be as much as 0.7 V in a conventional array. In the proposed array, bitlines are alternately selected, and the unselected bitlines are used as low resistance source-lines. Moreover, the unselected bitlines form a shield between the neighboring selected bitlines. As a result, the array noise is strongly suppressed. The threshold voltage fluctuation is estimated to be as small as 0.03 V in the proposed array and a reliable operation of a multilevel NAND flash memory can be realized  相似文献   

17.
为改善数据保持干扰和编程干扰对NAND闪存可靠性的影响,提出了一种新的奇偶位线块编程补偿算法。该算法利用编程干扰效应来补偿由数据保持引起的阈值漂移,修复NAND闪存因数据保持产生的误码,提高了NAND闪存的可靠性。将该算法应用于编程擦除次数为3k次的1x-nm MLC NAND闪存。实验结果表明,在数据保持时间为1年的条件下,与传统奇偶交叉编程算法相比,采用该补偿算法的NAND闪存的误码降低了93%;与读串扰恢复算法相比,采用该补偿算法的NAND闪存的误码下降了38%。  相似文献   

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