LSC87中嵌入式ROM内建自测试实现

LSC87芯片是与Intel8086配套使用的数值协处理器，体系结构复杂，有较大容量的嵌入式ROM存储器，考虑到与Intel8087的兼容性和管脚的限制，必须选择合适的可测性设计来提高芯片的可测性。文章研究了LSC87芯片中嵌入式ROM存储器电路的设计实现，然后提出了芯片中嵌入式ROM电路的内建自测试，着重介绍了内建自测试的设计与实现，并分析了采用内建自测试的误判概率，研究结果表明，文章进行的嵌入式ROM内建自测试仅仅增加了很少的芯片面积开销，获得了满意的故障覆盖率，大大提高了整个芯片的可测性。     

MD16:基于特定RISC规则的16位DSP处理器

为达到最佳的应用性价比,一个重要思想就是把RISC和DSP的优点融合在一个平台上,但是目前这方面工作侧重以RISC结构为基础构建RISC-DSP混合型处理器。与此对比,本文提出了一种以DSP为基础并辅以若干RISC特性的处理器构造思想。这种思想表现在体系结构设计上为采用局部类RISC同质寄存器结构来优化指令编码、采用基于二维扩展LAOD/STORE寻址机制来增强寻址能力;表现在微结构设计上为采用类RISC四级流水线来降低控制、数据相关性,同时由于基于寄存器的运算操作和扩展的LOAD/STORE寻址操作功能正交,因此又可采用指令内并行机制来提高运行效率。芯片采用SMIC 0.18μm6层CMOS工艺加工,在核心电压1.8V情况下,其可工作在0～162MHz,此时功耗为1.1mW/MHz。     

一款结合数字校正技术的流水线ADC设计

基于65 nm CMOS工艺、1.2 V供电电压,设计了一款结合偏移双通道技术的流水线模数转换器(analog-to-digital convertor,ADC)。芯片的测试结果表明,该校正方法有效地消除和补偿了电容失配、级间增益误差和放大器谐波失真对流水线ADC综合性能的制约。流水线ADC在125 MS/s采样率、3 MHz正弦波输入信号的情况下,信噪失真比(signal-and-noise distortionratio,SNDR)从校正前的28 dB提高到61 dB,无杂散动态范围(spurious-free dynamic range,SFDR)从校正前的37 dB提高到62 dB。ADC芯片的功耗为72 mW,面积为1.56 mm2。偏移双通道数字校正技术在计算机软件上实现,数字电路在65 nm CMOS工艺、125 MHz时钟下估计得出的功耗为12 mW,面积为0.21 mm2。     

一种压缩可测性设计的研究实现

本文针对固定管脚芯片可测性设计中测试向量庞大和测试时间过长问题,提出了一种有效的压缩可测性设计,改进了传统并行扫描测试设计。该设计方法在SMIC 0.18μm工艺下一款电力载波通信芯片设计中验证,仿真结果表明压缩扫描可测性设计能有效减少测试向量数目,从而减小芯片测试时间。     

宽带无线接入OFDM接收机的VLSI实现

基于IEEE 802.16d协议物理层标准中的OFDM模式,设计了一个接收机ASIC.整个接收机设计通过算法和结构优化,采用模块复用和流水线技术,使得接收机结构更加紧凑,运算效率更高,节省了芯片面积.另外,在实现过程中,还采用了低功耗设计技术,以满足终端对低功耗的要求.详细描述了该ASIC接收机的VLSI实现和具体优化过程,对关键算法的性能和实现复杂度进行了权衡分析.该ASIC接收机经过综合后面积为3.481 mm2,在64 QAM调制方式下,可支持最大数据速率达30 Mb/s,适合户外多径情况下的固定接入无线分组通信.     

0.18um CMOS工艺单收单发OFDM基带收发器芯片的设计实现

本文介绍了一款单收单发802.11 OFDM基带收发器芯片的设计实现,此芯片可支持802.11单收单发1x1的所有工作模式,与其它同类设计相比,本文通过优化关键模块并采用复用发射机和接收机模块的方式,极大的降低了芯片面积和功耗。本文设计通过FPGA原型系统验证,基于SMIC 0.18um 1P/6M CMOS工艺,完成了芯片的设计实现,完成的芯片所占面积为2.6x2.6mm2,在典型工作模式下,功耗为83mw.     

数字集成电路功能测试仪的设计与实现

随着芯片速度和功能的不断提高,使芯片迅速投入量产变得困难。开发经济高效的测试仪器越来越重要。设计了一款基于E818管脚芯片最多128通道,10MHz测试速率的功能测试电路板,输出驱动达到±8V,输入比较电平达到±6V,每个通道可以动态地设置成输入、输出或者是三态。选用Alterastratix系列FPGA芯片,运用流水线技术,格雷编码来优化程序,完成对管脚芯片的一系列控制。采用阻抗匹配等手段解决信号完整信性问题。具有成本低廉,工作稳定,响应速度快的特点。     

一种高线性度14位40 MS/s流水线A/D转换器

设计了一个14位40 MHz、100 dB SFDR、1.8 V电源电压的流水线A/D转换器(ADC).采用增益自举密勒补偿两级运放,可在保证2 Vpp差分输出信号摆幅的前提下获得130dB的增益,有效地减小了运放有限增益的影响;同时,采用冗余位编码技术和动态比较器,降低了比较器失调电压的设计难度和功耗.该设计采用UMC 0.18 μm CMOS工艺,芯片面积为2mm×4 mm.仿真结果为:输入满幅单频9 MHz的正弦信号,可以达到100 dB SFDR和83.8 dBSNDR.     

低功耗、全差分流水线操作CMOS A/D转换器

提出一种基于运算跨导放大器共享技术的流水线操作A/D转换器体系结构,其优点是可以大幅度降低芯片的功耗和面积.采用这种结构设计了一个10位20MS/s转换速率的全差分流水线操作A/D转换器,并用CSMC 0.6μm工艺实现.测试结果表明,积分非线性为1.95LSB,微分非线性为1.75LSB;在6MHz/s采样频率下,对1.84MHz信号转换的无杂散动态范围为55.8dB;在5V工作电压、20MHz/s采样频率下,功耗为65mW.     

单片集成并行流水线操作16×16位数字乘法器

本文介绍采用平行/流水线操作原理的16× 16位数字乘法器的工作原理和单片集成结果.整个电路由二相非重叠时钟控制,利用标准单元设计,由7000多门组成芯片,在双层铝布线的 2μm CMOS工艺上制备,能实现最高乘法操作每秒 7 MHz,芯片的面积为 8758 × 8878 μm.