基才ARM平台的MP3软解码算法研究与实现

为了减少功耗与降低成本,根据ARM芯片对C语言良好支持的特点,在深度剖析MP3解码算法、分析C语言在ARM芯片上编程的优化方法的基础上,通过软件形式实现MP3音频解码器,使一些无硬件解码器支持的ARM嵌入式系统完成MP3解码任务,从而实现基于ARM的嵌入式系统的MP3软解码器,可以有效地降低系统功耗,提高解码效率,更好地扩展和增强便携嵌入式系统多媒体功能。     

MPEG-4 AAC解码器在NIOS Ⅱ平台上的实现和优化

给出了MEPG-4AAC实时解码器在NIOSⅡ平台的实现方案，介绍了MPEG-4AAC—LC解码算法及各关键模块优化算法。在完成实时解码要求下，结合NIOSⅡ平台特性，对解码器在软件代码与处理器上进行优化。实验结果表明CPU时钟为80MHz时能达到实时解码要求。     

AAC LC解码器的硬件设计、仿真与验证

实现了AAC解码核心部分AAC LC解码器的硬件设计,支持48,32,24,16 kHz 4种采样率的单、双声道AAC的解码,并进行了功能仿真及实时性分析,FPGA开发板的实际验证表明该设计解码后的声音流畅、音质良好,达到了功能要求与实时性要求.     

基于微处理器核的媒体系统芯片结构设计

围绕基于微处理器核的AAC解码器结构设计展开讨论，对IP定制、数据通路及存储设计进行了研究，并成功开发了一个基于微处理器核的MPEG-4AAC解码系统芯片。     

Viterbi解码器RTL级设计优化

当今芯片产业竞争激烈,速度低、面积大、功耗高的产品难以在市场中占有一席之地。Viterbi解码器作为一种基于最大后验概率的最优化卷积码解码器,被广泛应用于多种数字通信系统中,却由于其较高算法复杂程度,给芯片设计带来了挑战。针对芯片的速度、面积和功耗,通过对Viterbi解码器RTL级设计的若干优化方法进行研究和讨论,实现了一个应用于DVB-S系统的面积约为2万门的Viterbi解码器。     

MPEG-4 AAC解码器在TMS320C6416上的实现

结合定点DSP芯片TMS320C6416，给出了MPEG-4AAC(LC)音频解码器在其测试评估平台(TEB)上的实现方案，并从多方面对AAC(LC)解码器进行了优化设计。实验结果表明，在确保音频解码质量的同时，算法的运行速度和存储器占用情况都有了较大的改善，为视频及其它应用留下了充足的处理空间。     

MPEG-4 AAC解码器在NIOS II平台上的实现和优化

给出了MEPG-4AAC实时解码器在NIOSII平台的实现方案,介绍了MPEG-4AAC-LC解码算法及各关键模块优化算法。在完成实时解码要求下,结合NIOSII平台特性,对解码器在软件代码与处理器上进行优化。实验结果表明CPU时钟为80MHz时能达到实时解码要求。     

基于门控时钟的低功耗CAVLC解码器设计

提出了一种应用于H.264／AVC的低功耗上下文自适应变长编码（CAVLC）解码器的设计方案。对各解码块和内部寄存器分别采用模块级和寄存器级的时钟门控，关闭空闲的时钟，降低了解码器的动态功耗。该设计采用0．25μm工艺，在100MHz时钟约束下，对门控后的解码器进行功耗分析，结果证明CAVLC解码器的功耗降低了65％。     

一种新的MPEG音频解码方案及算法优化

设计了一种新的MPEG音频解码框架.输入音频数据不需经过串行化,通过桶型移位器组织数据读取,提高了解码效率.解码器针对硬件处理特性设计了专用比特流输入单元和解组处理单元.对运算瓶颈子带滤波器设计了优化算法,使运算量降低为标准算法的1/4左右,存储空间降低为原来的1/2.该方案可用于DVB和DAB信源解码芯片中.     

一种新型视频解码器的结构设计与硬件实现

视频解码芯片是数字电视信号接收机的关键部件,文中介绍了一种新型视频解码器的结构设计与硬件实现,详细阐述了解码器的总体框架、主要模块的功能及结构.由模拟前端模块,实现模数变换功能,梳子滤波器完成亮度和色度信号的分离,CENRDE模块完成色彩增强,噪声去除.增强缩放器完成隔行到逐行的变换以及缩放功能,最后输出格式模块完成显示格式的转化.结果表明本结构和设计得到较好的解码效果.     

DAB数据业务TPEG解码的软件实现

介绍了基于DAB的TPEG传输帧结构及其传输方式,提出了一种应用于DAB接收机的TPEG解码设计方案,并描述了方案的软件实现。本实验所使用的TPEG数据是在英国BBC录制的BBC Travel节目,使用的基带解码芯片是ID200,并在包模式这种传输机制中对TPEG数据进行解码。     

256×256CMOS读出电路随机开窗的简易实现

介绍了一种实现CMOS读出电路的随机开窗口的方法。该方法采用译码器的方式实现,与传统的移位寄存器实现读出电路随机开窗相比,该方法的优点是电路结构简单、版图占用芯片面积小、功耗低,以及操作灵活。主要介绍了采用译码器实现随机开窗的原理和电路设计,并给出了相应的仿真波形。     

一种高性能DAB接收终端RF模块设计

依据欧洲电信标准协会(ETSI)提出的ETSI EN 300 401标准,设计了一种高性能DAB接收终端RF接收模块的设计方法.实现了DAB信号稳定同步和接收,达到了高灵敏度和低功耗,在移动速度达到200 km/h时能够稳定接收.该设计方法已经用于批量生产的DAB接收终端中.     

基于Goertzel算法的选呼译码FPGA模块设计

选呼译码器是民航飞机的关键航电设备之一。针对传统选呼译码设备体积大、功耗高、可靠性相对低等不足,提出了一种基于FPGA芯片的选呼译码解决方案。Goertzel算法作为一类快速DFT算法,可高效解算DTMF信号中功率较大的频率点,己成为选呼译码的主流算法。将Goertzel算法嵌入FPGA芯片,可实现选呼译码器的高度集成化并降低功耗。结果表明,提出的基于FPGA的解决方案对新一代小型化选呼译码设备研发具有较好的参考价值。     

Area-efficient analog decoder design for low density parity check codes in deep-space applications

Area-efficient design methodology is proposed for the analog decoding implementations of the rate-½ accumulate repeat-4 jagged-accumulate (AR4JA) low density parity check (LDPC) code. The proposed approach is designed using optimized decoding architecture and regularized routing network, in such a way that the overall wiring overhead is minimized and the silicon area utilization is significantly improved. The prototyping chip used to verify the approach is fully integrated in a four-metal double-poly 0.35 μm complementary metal oxide semiconductor (CMOS) technology, and includes an input-output interface that maximizes the decoder throughput. The decoding core area is 2.02 mm² with a post-layout area utilization of 80%. The decoder was successfully tested at the maximum data rate of 10 Mbit/s, with a core power consumption of 6.78 mW at 3.3 V, which corresponds to an energy per decoded bit of 0.677 nJ. The proposed analog LDPC decoder with low processing power and high-reliability is suitable for space- and power-constrained spacecraft system.     

Low power PCM CODEC and filter system

Describes the architecture and circuit design technology for a low-power single-channel PCM CODEC and filter system. This system consists of 2 CMOS LSIs-the encoder/decoder chip using the C-R D/A conversion technique and the dual channel filter chip using the switched capacitor technique. Experimental results show how these operate with 71 mW power consumption and meet the requirements.     

Low-Power Limited-Search Parallel State Viterbi Decoder Implementation Based on Scarce State Transition

In this paper, a low-power Viterbi decoder design based on scarce state transition (SST) is presented. A low complexity algorithm based on a limited search algorithm, which reduces the average number of the add-compare-select computation of the Viterbi algorithm, is proposed and seamlessly integrated with the SST-based decoder. The new decoding scheme has low overhead and facilitates low-power implementation for high throughput applications. We also propose an uneven-partitioned memory architecture for the trace-back survivor memory unit to reduce the overall memory access power. The new Viterbi decoder is designed and implemented in TSMC 0.18-mum CMOS process. Simulation results show that power consumption is reduced by up to 80% for high throughput wireless systems such as Multiband-OFDM Ultra-wideband applications.