一种多端口非阻塞纹理Cache设计与实现

纹理映射能够用较小的代价实现很强的图形绘制真实感,随着图形处理器的并行度提升,纹理映射需要的存储带宽成为图形处理器设计的瓶颈。通过分析不同纹理过滤模式下纹素访问的特性,基于Quad并行的二维光栅化及纹理映射流程,设计实现了一种多端口多Bank非阻塞的二维纹理Cache。仿真结果表明,该纹理Cache的命中率在85%以上,发生阻塞的概率在10%以内,可以满足高性能纹理贴图的存储带宽需求。     

基于VMM的L2 Cache的验证平台的设计与实现

随着集成电路行业的不断发展,芯片设计规模空前增长,功能也越来越复杂,使得验证的难度和重要性日益增大。在此提出一种由System Verilog语言搭建的基于VMM的一种面向对象的验证平台。该验证平台主要使用覆盖率驱动的验证技术,并结合可约束随机测试和记分板技术,对一款多核处理器芯片中的L2 Cache进行功能验证。最后对验证平台的可重用性进行研究。实验结果表明,验证平台具有良好的激励生成机制,能够对L2 Cache模块的功能进行全面的验证;同时,验证平台经过少量更改就可以在基于标准的AXI接口的So C验证平台之间重用,极大地提高了验证效率,缩短了验证时间。     

WINDOWS下的非阻塞I／O

WINDOWS操作系统的非阻塞I／O模式在提高I／O效率的同时也带来了软件设计的复杂性。结合使用线程和内核同步对象可以实现WIN32提供的几种非阻塞方式I／O操作。通过对其中若干种非阻塞I／O编程模式的讨论，对它们的各自优缺点和适用场合给予了说明。     

一种并行指令Cache的设计与实现

为提高通用微处理器的执行效率,研究了高性能指令Cache的体系结构和设计方法。设计了高速并行指令Cache的系统架构,将Cache体访问与线形地址到物理地址的地址转换并行操作,成功实现一个时钟周期内完成地址转换和指令读出的设计目标。详细设计了Cache体和TLB的逻辑结构,并对相关设计参数进行了精心规划,并在设计中采用了奇偶校验逻辑增加了芯片的可靠性。此结构应用于JX微处理器流片成功,并工作可靠正确。     

基于固定指令多数据流模型的Cache设计与实现

为加速循环程序执行,提出了固定指令多数据流计算模型,并设计了一个单芯片阵列处理器体系结构.如果采用传统的数据取,将带来存储网络中大量的数据流动,随之而来的是冲突的频繁出现和不断增长的存储带宽需求.为此采用了数据打包传递技术.实践证明,这种技术可以显著减少网络冲突,降低存储带宽需求.     

一种基于流水线的指令Cache优化设计

在现代微处理器的设计中．Cache是整个微处理器性能的决定性因素。本文详细介绍了32位RISC微处理器“龙腾”R2中指令Cache的体系结构．着重研究了其设计和实现问题。为了提高性能,采用了预取技术和流水线技术来优化设计．仿真结果表明得到了预期的效果。     

现代微处理器的Cache设计技术

本文对现代微处理器Ｃａｃｈｅ设计的关键要素，包括Ｃａｃｈｅ的相联度、寻址方式、透明性实现、失配处理方式、结构与层次等，进行了详细的讨论；对每一要索的各种可能选择进行了分析与比较，并讨论了这些要素在各类最新微处理器Ｃａｃｈｅ设计中的实现。     

Verilog HDL中阻塞与非阻塞过程赋值的区别与应用

阻塞与非阻塞过程赋值在Verilog语言中是最容易混淆的两种结构，正确理解两者在仿真和综合中的区别是很困难的。阻塞与非阻塞过程赋值的误用不仅在仿真时会产生一些逻辑错误，而且会造成仿真与综合的不一致，更为严重的是往往这种错误不易被发现。为解决这一问题，必须深刻理解阻塞与非阻塞过程赋值的功能和执行过程的本质区别。并在此基础上运用一些可以产生可综合逻辑并能避免仿真错误的重要的编码风格，才可以有效地避免阻塞与非阻塞过程赋值的误用。     

H.264实时编码的指令Cache优化

 为了提高指令装载效率以达到实时编码,本文提出两项H.264编码的指令Cache优化措施:一是调整编码过程以避免宏块编码循环体内的指令码数量大于指令Cache容量,为此提出一种新的编码过程,把通常编码过程的一个帧层宏块编码循环拆分成三个Slice层宏块编码循环,同时运动估计与模式选择的过程与结果不变;二是恰当地压缩代码,即根据新编码过程三个Slice层宏块编码循环体内代码长度和指令Cache 缺失的不同情况,分别侧重于压缩代码与展开代码这两种截然相反的优化措施中的一种.     

Cache中Tag电路的设计

在SoC系统中,片上缓存（Cache）的采用是解决片上处理器和片外存储器之间速度差异的重要方法,Cache中用来存储标记位并判断cache是否命中的Tag电路的设计将会影响到整个Cache的性能。本文阐述了Tag电路原理,采用write和compare两根控制信号线,控制Tag电路在预充电,比较和加载三种状态之间进行转换。仿真结果表明Tag电路可以实现其功能,使系统性能得到提高。     

多线程并口通讯程序的设计

传统的端口监测程序在性能上往往不能满足实际的需求，使用多线程编程技术，可以提高应用程序的响应性能，改善程序的结构，提高系统资源的利用率，但是多线程程序设计需要解决很多新问题，本文通过一个并口通讯程序的实例，介绍如何利用多线程技术实现端口通讯的方法，以及利用消息机制实现线程间同步的问题。     

一种支持同时多线程的VLIW DSP架构

本文提出了一种支持同时多线程的动态分发超长指令字(VLIW)数字信号处理器(DSP)架构。该DSP架构上可以同时运行多个线程,功能单元可以执行来自多个线程的指令,有效地提高DSP的指令吞吐率。为了使多个线程的指令更有效地调度分发到功能单元,该DSP架构还支持指令动态分发,由硬件分发单元而不是编译器来完成多线程指令的动态分配。实验结果表明,相比于单线程而言,本文提出的VLIW DSP架构可以提高功能单元利用率,隐藏存储器访问时延,使处理器的指令吞吐率平均提高约26.89%。     

基于多线程技术的机载总线仿真系统的研究与实现

研究了基于ARINC429总线和局域网的某型飞机的分布式总线仿真系统，该系统采用数字仿真和半物理仿真技术相结合，模拟飞机内部的各种机载设备如何通过总线交连进行相互通信的过程，目的是研究和动态监视飞机在执行飞行、导航、作战等任务时的总线数据流动情况，为机栽设备的检测、维修提供数据依据。给出了系统总体结构和总线接口板的硬件设计，重点讨论了运用多线程技术实现总线多通道通信的软件设计方法。该系统在运行中，具有良好的实时性和可靠性。构造了具有远程通讯能力的飞机内部设备的连接、分析、研究、实验、测试的通用平台，为分析、诊断系统建立一个有效的数据管理中心。     

多处理机系统中数据Cache的一种优化设计

目前Cache仍是高性能处理器解决CPU和存储器速度差异问题的有效措施之一。本文简要介绍了一种支持多机系统的32位RISC微处理器“龙腾”R2存储单元的体系结构，着重讨论了数据Cache的优化设计。包括为保证支持存储一致性的MEI协议的实现。仿真综合证明。该设计满足处理器的要求。     

多任务多线程编程在系统自检中的应用

主要讨论了早期系统中设备同时自检存在的缺点和困难．应用多线程理论及线程互斥理论实现系统中对各分机设备同时自检的功能．保证了数据渎写的正确性．并对串口实现分布式系统开发的可扩充能力进行了简单论述．     

基于Java多线程的零部件物流系统研究

通过对大型汽车生产企业的实际管理需求的分析，设计并实现了实用的汽车零部件物流配送系统。从系统的设计方案、实现中采用的Java多线程技术等方面阐述了对零部件物流系统的研究与探讨。     

光计算中全排列无阻塞双Omega光互连网络的光学实现方法

本文分析了单个Ｏｍｅｇａ光互连网络的局限性，提出了一种全排列无阻塞双Ｏｍｅｇａ光互连网络的光学实现方法。光回路系统由Ａｒ＋３离子激光器、光束分束器、偏振组合棱镜和液晶空间光开关组成，能够实现输入信号列阵光束的并行传输和全排列无阻塞光互连。     

基于Java非阻塞I/O开发高性能网络应用程序

传统的网络应用程序主要使用阻塞方式进行网络通信,性能低下。虽然可使用多线程技术进行改进,但并不能从根本上解决阻塞通信带来的低效率问题。在Java 1.4中引入的NIO(新I/O)API,可实现非阻塞的I/O操作,从而实现流畅的网络通信,开发出高性能的网络应用程序。文中对比了两种不同的网络通信方式,给出了基于非阻塞I/O开发高性能网络应用程序的具体实例。