用于低功耗编译的SPM部件功耗模型研究

为了获得SPM(Scratch-Pad Memory)部件最佳的使用效果,需要合适的SPM性能和功耗模型来指导编译优化过程。现有的功耗模型只提供SPM部件的平均访问功耗,没有反映电路实际功耗随电路不同输入而改变的特征,限制了更进一步的优化。该文提出依照电路结构生成SPM部件的基本功耗模型,并使用程序运行时信息生成模型中的参数因子,用来反映不同应用程序运行时电路的实际活跃度。实验结果表明,该功耗模型测量的能耗值在总体上与现有基于统计方法生成的功耗模型结果相一致,同时能反映不同应用程序访问SPM部件时的功耗差异,对编译器优化SPM部件的访问方式具有重要的指导意义。     

VLSI电路低功耗设计研究进展

介绍了低功耗设计最新的研究进展,从低功耗设计流程、功耗估计方法、功耗优化方法、功耗优化工具软件、低功耗测试等几个方面,对低功耗的研究进行了系统和科学的阐述,可为相关研究设计人员提供有益的参考.     

CMOS集成电路的功耗优化和低功耗设计技术

总结了当前已发展出的各个层次的CMOS低功耗设计技术和低功耗设计方法学的研究进展.重点介绍了时序电路的优化、异步设计、高层次电路设计和优化技术.     

SoC低功耗设计及其技术实现

文章根据低功耗设计理论和方法,分别从系统级、模块级及RTL级三个层次上考虑一款SoC芯片功耗设计。在系统级采用工作模式管理方式,在模块级采用软件管理的方式,RTL级采用门控方式,三种方式的应用大大降低芯片了的功耗。仿真分析表明,该芯片的低功耗设计策略取得了预期的效果,实现了较低的动态功耗与很低的静态功耗。该SoC采用0．18μm CMOS工艺库实现,面积为7．8mm×7．8mm,工作频率为80Mnz,平均功耗为454．268mW。     

低功耗设计锦囊推动低功耗设计技术发展

伴随着高端电子产品的需求增加以及功能多样化、微处理器设计尺寸缩小和工艺改进,功耗成为所有新设计需考虑的首要问题.通常,器件功耗由跳变功耗、短路功耗和泄漏功耗三部分组成.在解决低功耗问题的过程中,人们尝试了很多方法,通常,人们经常采用的一些办法是:1,采用较高工艺水平降低功耗.     

数字集成电路的低功耗设计

评述了近年来 Ｅ Ｄ Ａ 领域中最具代表性的功耗估计和优化的方法,并对低功耗设计技术的发展趋势作了展望。     

低功耗广域网络技术综述

低功耗广域网(Low-Power Wide-Area Network,LPWAN)是当今物联网接入网技术的主要热点之一、相较于传统的移动蜂窝技术(如2G、3G、4G等)和短距离通信技术(如蓝牙、Zigbee等),LPWAN具备低成本、低功耗、广覆盖、大连接的特点,能很好地与物联网应用需求相匹配。文章以分析物联网接入网络需求为起点,讨论LPWAN技术特点以及国内外的发展现状;然后,针对几种当今主流LPWAN技术,包括NB-IoT、LoRaWAN、Weightless、Sigfox,从技术背景和关键技术点等方面分别展开讨论,并综合讨论各技术的性能属性和商业化发展进程;最后,在总结物联网低功耗广域接入技术的同时提出展望。     

SoC设计中的低功耗策略

低功耗设计已经成为片上系统(SoC)设计的主题.当今的设计已经从过去的性能、面积二维目标转变为性能、面积和功耗的三维目标.本文深入探讨了片上系统设计中的低功耗设计策略,在晶体管和逻辑门级、寄存器传输级和系统结构级各设计抽象层次上阐述了低功耗设计所面临的问题,并给出了各级的低功耗优化策略.     

SOC技术及系统级低功耗设计

介绍了SOC设计中的IP核可复用技术、软硬件协同设计技术、SOC验证技术、可测性设计技术以及低功耗设计技术。对SOC低功耗设计中的瞬态功耗优化、平均功耗优化以及功耗的物理来源、电容充放电功耗、短路功耗、静电漏电功耗进行了分析。并对典型SOC设计中采取降低芯片和封装电容、降低电源电压,达到降低功耗的技术进行了研究。最后对系统级功耗设计中的电源系统低功耗设计、工作系统低功耗设计进行了探讨。     

面向低功耗优化设计的系统级功耗模型研究

随着嵌入式系统应用的普及,低功耗设计成为系统设计中的关键问题之一.本文提出了一个两层构架的系统级功耗模型,包括微体系结构层模型和体系结构层模型.微体系结构模型支持系统级硬件结构设计优化,体系结构模型则针对编译器的软件设计优化.微结构模型以部件的结构信息特征为依据,指令级模型以微结构模型为基础.试验证明,该模型可以满足嵌入式系统的高层设计要求.     

一种新兴的蓝牙技术——超低功耗蓝牙技术

文章介绍了一种功耗比标准蓝牙更低的超低功耗蓝牙技术,描述了这种技术的由来、协议栈构成、拓扑结构、Radio层的工作状态和工作角色以及特点。在技术特点部分中,详细介绍了超低功耗蓝牙技术实现低功耗的原理,并且给出了它与标准蓝牙技术的参数相对比的表格。     

低压、低功耗SOI电路的进展

最近 IBM公司在利用 SOI(Silicon- on- insulator)技术制作计算机中央处理器 (CPU)方面取得了突破性的进展 ,该消息轰动了全世界。SOI电路最突出的优点是能够实现低驱动电压、低功耗。文中介绍了市场对低压、低功耗电路的需求 ,分析了 SOI低压、低功耗电路的工作原理 ,综述了当前国际上 SOI低压、低功耗电路的发展现状。     

储能技术在电力系统中的应用

经济的快速发展对能源的依赖性越来越强。电能是经济稳定增长强有力的保障,同时电力系统的发展也给环境带来很大破坏。因此,在促进电力系统高效安全运行时,需考虑减少对环境的破坏。储能技术是电网运行中的重要部分,它通过对电力需求的调整以加强再生能源的可利用率,来保障电力系统的正常运行。文中从我国电力储能现状、电力系统的现实需求进行分析,探讨了储能技术在电力系统中的应用。     

蓝牙4.0低功耗技术及其认证要求

本文阐述了蓝牙4.0低功耗技术,包括其工作原理、框架结构等。并着重介绍了蓝牙低功耗技术认证测试的新要求,包括测试内容及测试工具的变化等。     

AC/DC开关电源脉宽调制芯片的低功耗设计

基于AC/DC开关电源PWM控制芯片的工作原理,分析了其产生功耗的主要来源,提出了两种减小芯片功耗的方法,一是采用电流源和电流沉串联方式构成的输出驱动电路,通过消除CMOS电路的瞬态短路导通现象,降低该电路模块的功耗;二是采用跳周工作模式,使芯片在轻载和空载情况下,降低功率开关管的开关损耗.     

低电压低功耗CMOS 5Gb/s串行收发器

设计并实现了一种使用0.13μm CMOS 工艺制造的低电压低功耗串行收发器.它的核心电路工作电压为1V,工作频率范围为2.5~5GHz.发送器包括一个20:1的串行器和一个发送驱动器,其中发送驱动器采用了预加重技术来抵消传输信道对信号的衰减,降低信号的码间串扰.接收器包括一个输入信号预放大器,两个1:20的解串器以及时钟恢复电路.在输入信号预放大器中设计了一个简单新颖的电路,利用前馈均衡来进一步消除信号的码间串扰,提高接收器的灵敏度.测试表明,收发器功耗为127mW/通道.发送器输出信号均方根抖动为4ps.接收器在输入信号眼图闭合0.5UI,信号差分峰-峰值150mV条件下误码率小于10-12.     

低电压低功耗CMOS 5Gb/s串行收发器

设计并实现了一种使用0.13μm CMOS 工艺制造的低电压低功耗串行收发器.它的核心电路工作电压为1V,工作频率范围为2.5~5GHz.发送器包括一个20:1的串行器和一个发送驱动器,其中发送驱动器采用了预加重技术来抵消传输信道对信号的衰减,降低信号的码间串扰.接收器包括一个输入信号预放大器,两个1:20的解串器以及时钟恢复电路.在输入信号预放大器中设计了一个简单新颖的电路,利用前馈均衡来进一步消除信号的码间串扰,提高接收器的灵敏度.测试表明,收发器功耗为127mW/通道.发送器输出信号均方根抖动为4ps.接收器在输入信号眼图闭合0.5UI,信号差分峰-峰值150mV条件下误码率小于10-12.     

Low Power BIST by Filtering Non-Detecting Vectors

In this paper, two techniques to reduce the energy and the average power consumption of the system are proposed. They are based on the fact that as the test progresses, the detection efficiency of the pseudo-random vectors decreases very quickly. Many of the pseudo-random vectors will not detect faults in spite of consuming a significant amount of energy from the power supply. In order to prevent this energy consumption, a filtering of the non-detecting vectors and a reseeding strategy are proposed.These techniques are evaluated on the set of ISCAS-85 benchmark circuits. Extensive simulations have been made using the SAIL energy simulator showing that, in large circuits, the energy consumption and the average power savings reach 90.0% with a mean value of 74.2% with the filtering technique, and 97.2% with an average value of 90.9% with the reseeding strategy.     

A Very Low Power Consumption, Low Noise Analog Readout Chip for Capacitive Detectors with a Power Supply of 3.3 V

An analog frontend block of a VLSI readout chip, dedicated to high spatial resolution X or beta ray imaging, using capacitive silicon detectors, is described. In the present prototype, an ENC noise of 343 electrons at 0 pF with a noise slope of 28 electrons/pF has been obtained for a peaking time of 10 s, a 37 mV/fC conversion gain, a 3.5 V power supply and a 150 W/channel power consumption.