一种基于TSV和激光刻蚀辅助互连的改进型CIS封装

提出了一种基于硅通孔(TSV)和激光刻蚀辅助互连的改进型CMOS图像传感器(CIS)圆片级封装方法.对CIS芯片电极背部引出的关键工艺,如锥形TSV形成、TSV绝缘隔离、重布线(RDL)等进行了研究.采用低温电感耦合等离子体增强型化学气相淀积(ICPECVD)的方法实现TSV内绝缘隔离;采用激光刻蚀开口和RDL方法实现CIS电极的背部引出;通过采用铝电极电镀镍层的方法解决了激光刻蚀工艺中聚合物溢出影响互连的问题,提高了互连可靠性.对锥形TSV刻蚀参数进行了优化.最终在4英寸(1英寸=2.54 cm)硅/玻璃键合圆片上实现了含有276个电极的CIS圆片级封装.电性能测试结果表明,CIS圆片级封装具有良好的互连导电性,两个相邻电极间平均电阻值约为7.6Ω.     

一种在深硅刻蚀工艺中减小底部圆角的方法

由于存在化学刻蚀的各向同性作用,不可避免地会在等离子体深硅刻蚀工艺中出现底部圆角,而过大的底部圆角给许多工艺应用带来不利影响。为了减小在等离子体深硅刻蚀中的底部圆角,对埋入式扇出型封装中的硅微腔刻蚀和2.5D封装中的硅通孔(TSV)刻蚀进行了研究。通过在BOSCH工艺中引入偏置电极功率递增和单步沉积时间递增的组合,硅微腔和TSV中的底部圆角高度分别从13.6μm和12μm减小到了6.6~10.0μm和8.4μm。该方法有望实际应用于微电子机械系统(MEMS)器件的制造和电子器件的先进封装等领域。     

应对“后摩尔定律”的封装设备

介绍了在传统的摩尔定律发展速度受阻的形势下以及在封装技术的驱动下,特别是先进的TSV互连和3D堆叠三维封装技术创新的应用,"后摩尔定律"对半导体技术产业的发展产生了强大推动力。为了适应中段制程的来临,应对新兴封装技术的挑战,满足不同工艺阶段的封装需求,各封装工艺设备的性能也在不断地创新和提高,工艺被更多地物化在设备之中,涌现出了许多提供"总体解决方案"的封装工艺设备。最后对封装设备行业加强技术创新,实现跨越式发展提出了几点看法。     

后摩尔时代的封装技术

介绍了在高性能的互连和高速互连芯片(如微处理器)封装方面发挥其巨大优势的TSV互连和3D堆叠的三维封装技术。采用系统级封装(SiP)嵌入无源和有源元件的技术,有助于动态实现高度的3D-SiP尺寸缩减。将多层芯片嵌入在内核基板的腔体中;采用硅的后端工艺将无源元件集成到硅衬底上,与有源元件芯片、MEMS芯片一起形成一个混合集成的器件平台。在追求具有更高性能的未来器件的过程中,业界最为关注的是采用硅通孔(TSV)技术的3D封装、堆叠式封装以及类似在3D上具有优势的技术,并且正悄悄在技术和市场上取得实实在在的进步。随着这些创新技术在更高系统集成中的应用,为系统提供更多的附加功能和特性,推动封装技术进入后摩尔时代。     

3D封装及其最新研究进展

介绍了3D封装的主要形式和分类。将实现3D互连的方法分为引线键合、倒装芯片、硅通孔、薄膜导线等,并对它们的优缺点进行了分析。围绕凸点技术、金属化、芯片减薄及清洁、散热及电路性能、嵌入式工艺、低温互连工艺等,重点阐述了3D互连工艺的最新研究成果。结合行业背景和国内外专家学者的研究,指出3D封装主要面临的是散热和工艺兼容性等问题,提出应尽快形成统一的行业标准和系统的评价检测体系,同时指出对穿透硅通孔(TSV)互连工艺的研究是未来研究工作的重点和热点。     

硅通孔(TSV)转接板微组装技术研究进展

以硅通孔(TSV)为核心的三维集成技术是半导体工业界近几年的研发热点,特别是2.5D TSV转接板技术的出现,为实现低成本小尺寸芯片系统封装替代高成本系统芯片(So C)提供了解决方案。转接板作为中介层,实现芯片和芯片、芯片与基板之间的三维互连,降低了系统芯片制作成本和功耗。在基于TSV转接板的三维封装结构中,新型封装结构及封装材料的引入,大尺寸、高功率芯片和小尺寸、细节距微凸点的应用,都为转接板的微组装工艺及其可靠性带来了巨大挑战。综述了TSV转接板微组装的研究现状,及在转接板翘曲、芯片与转接板的精确对准、微组装相关材料、工艺选择等方面面临的关键问题和研究进展。     

基于多种添加剂的TSV镀铜工艺研究

穿透硅通孔技术(TSV)是3D集成电路中芯片实现互连的一种新的技术解决方案,是半导体集成电路产业迈向3D封装时代的关键技术。在TSV制作主要工艺流程中,电镀铜填充是其中重要的一环。基于COMSOL Multiphysics平台,建立了考虑加速剂和抑制剂作用的硅通孔电镀铜仿真模型,仿真研究得到了基于硫酸铜工艺的最优电镀药水配方,并实验验证了该配方的准确性。     

硅通孔互连技术的可靠性研究

随着电子封装持续向小型化、高性能的方向发展,基于硅通孔的三维互连技术已经开始应用到闪存、图像传感器的制造中,硅通孔互连技术的可靠性问题越来越受到人们的关注。将硅通孔互连器件组装到PCB基板上,参照JEDEC电子封装可靠性试验的相关标准,通过温度循环试验、跌落试验和三个不同等级的湿度敏感性测试研究了硅通孔互连器件的可靠性。互连器件在温度循环试验和二、三级湿度敏感试验中表现出很好的可靠性,但部分样品在跌落试验和一级湿度敏感性测试中出现了失效。通过切片试验和扫描电子显微镜分析了器件失效机理并讨论了底部填充料对硅通孔互连器件可靠性的影响。     

EMC-3D联盟瞄准经济的TSV互连

设备公司供应商、材料公司和封装研究者共同参与以形成一个国际联盟,致力于TVS 3D互连的复杂集成。IC技术发展的驱动力来源于对更高性能、更多功能、更小尺寸、更低功耗和成本的需求。     

基于双面TSV互连技术的超厚硅转接板制备

为了满足异质集成应用中对转接板机械性能方面的需求,提出了一种基于双面硅通孔(TSV)互连技术的超厚硅转接板的制备工艺方案。该方案采用Bosch工艺在转接板正面形成300μm深的TSV,通过结合保型性电镀工艺和底部填充电镀工艺进行TSV填充。在转接板背面工艺中首先通过光刻将双面TSV的重叠部分控制在一个理想的范围内,然后经深反应离子刻蚀(DRIE)工艺形成深度为20μm的TSV并完成绝缘层开窗,最后使用保型性电镀完成TSV互连。通过解决TSV刻蚀中侧壁形貌粗糙、TSV底部金属层过薄和光刻胶显影不洁等关键问题,最终得到了双面互连电阻约为20Ω、厚度约为323μm的硅转接板。     

蚀刻设备的现状与发展趋势

概述了蚀刻技术与设备的现状,针对32nm技术节点器件制程对蚀刻设备在双重图形蚀刻、高k/金属栅材料、金属硬掩膜及进入后摩尔时代三维封装的通孔硅技术(TSV)方面挑战,介绍了蚀刻设备的发展趋势。     

垂直集成——延长摩尔定律的有效途径

主要概述了目前集成电路由两维的平面集成向3维的立体集成转变过程中的主流和热点技术,包括后道封装制程中实现裸片堆叠、载体堆叠和封装体堆叠的TSV三维封装,以及前道晶圆制程中将传统的晶体管二维平面结构向三维立体结构的多栅晶体管过渡的创新技术。根据全球半导体联盟打造3D集成电路计划和目前应对垂直集成技术的工艺设备现状,展望了半导体垂直集成技术实现量产的前景。     

Reliability study of 3D IC packaging based on through-silicon interposer (TSI) and silicon-less interconnection technology (SLIT) using finite element analysis

Three-dimensional (3D) integration using the through-silicon via (TSV) approach becomes one promising technology in 3D packaging. 2.5D through-silicon interposer (TSI) is one of the applications of TSV technology, which provides a platform for realizing heterogeneous integration on the TSI interposer. However, TSV manufacturing faces several challenges including high cost. Si-less interconnection technology (SLIT) could overcome such challenges and provide the similar function and benefits as TSI interposer. In SLIT technology, TSVs and silicon substrate are eliminated and the back-end-of-line (BEOL) structures are the same as that in the TSI interposer. Thermo-mechanical reliability is still one important concern under process condition and thermal cycling (TC) test condition for both packaging technologies. In this study, solder joint reliability has been investigated and compared for both packaging technologies through finite element analysis (FEA). Reflow process induced low-k stress and package warpage have also been simulated and compared between packages with TSI and SLIT technologies. The simulation results show that SLIT-based package has comparable micro bump TC reliability as TSI-based package, but SLIT-based package has better C4 joint TC reliability than TSI-based package. SLIT-based package also has lower reflow-induced package warpage and low-k stress than TSI-based package. FEA simulation results verify that SLIT-based packaging is one of promising packaging technologies with good thermo-mechanical performance and cost efficiency.     

面向三维集成封装的硅通孔电特性分析

主要针对三维集成封装中的关键技术之一的硅通孔互连技术进行电性能研究。首先简要介绍了硅通孔互连技术的背景,利用三维全波电磁仿真软件建立地．信号一地TSV模型,对其TDR阻抗和时域TDR／TDT信号进行分析,同时仿真分析了TSV互连线及介质基板所使用的材料和TSV半径、高度、绝缘层厚度等物理尺寸对三维封装中TSV信号传输性能的影响。研究结果可为工程设计提供有力的技术参考,有效地用于改善互连网络的S21,提高三维集成电路系统的性能。     

高可靠先进微系统封装技术综述

在人工智能、航空航天、国防武器装备电子系统小型化、模块化、智能化需求驱动下,系统级封装设计及关键工艺技术取得了革命性突破。新型的系统封装方法可把不同功能器件集成在一起,并实现了相互间高速通讯功能。封装工艺与晶圆制造工艺的全面融合,使封装可靠性、封装效率得到极大的提升,封装寄生效应得到有效抑制。文章概述了微系统封装结构及类型,阐述了高可靠晶圆级芯片封装(WLP)、倒装焊封装(BGA)、系统级封装(SIP)、三维叠层封装、TSV通孔结构的实现原理、关键工艺技术及发展趋势。     

MEMS封装技术及设备

概述了进入后摩尔时代的MEMS技术,通过TSV技术整合MEMS与CMOS制程,使得半导体与MEMS产业的发展由于技术的整合而出现新的商机。主要介绍了MEMS器件封装所面临的挑战及相应的封装设备。     

基于热电耦合激励的TSV三维封装内部缺陷识别方法研究

由于硅通孔互连(Through Silicon Via,TSV)三维封装内部缺陷深藏于器件及封装内部,采用常规方法很难检测.然而TSV三维封装缺陷在热-电激励的情况下可表现出规则性的外在特征,因此可以通过识别这些外在特征达到对TSV三维封装内部缺陷进行检测的目的 .文章利用理论与有限元仿真相结合,对比了正常TSV与典型缺陷TSV的温度分布,发现了可供缺陷识别的显著差异.分析结果表明,在三种典型缺陷中,含缝隙TSV与正常TSV温度分布差异最小;其次为底部空洞TSV,差异最大的为填充缺失TSV.由此可知,通过检测热-电耦合激励下的TSV封装外部温度特征,可实现TSV三维封装互连结构内部缺陷诊断与定位.     

Evaluating the material properties of underfill for a reliable 3D TSV integration package using numerical analysis

The effects of the material properties of the underfill layer on thermal stress and deformation in 3D through silicon via (TSV) integration packages were evaluated through numerical analysis. Sample TSV packages with underfill composed of different silica volume ratios were fabricated. The sample packages were used to measure thermal deformation using a Moiré interferometer. Also, a cross-section from these samples was used for 2D finite element modeling and numerical analysis to obtain its thermal deformation. The experimental and numerical results were compared to confirm the suitability of the numerical technique in this research. A four-chip-stacked TSV integration package, which includes underfill layers of four different silica volume ratios, was proposed and designed. The diagonal part of the TSV integration packages were three dimensionally modeled and adopted for numerical analysis. Among the underfill with different silica volume ratios in the designed packages, a silica volume ratio of around 20% shows the best performance for a reliable flip chip bonding process, effectively minimizing thermal stress and deformation in the package.     

Through-Silicon via Interconnection for 3D Integration Using Room-Temperature Bonding

One approach to 3D technology is chip stacking using through-silicon vias (TSVs). Interconnects in a 3D assembly are potentially much shorter than in a 2D configuration, allowing for faster system speed and lower power consumption. However, it is extremely important to use cost-effective process technologies in practical use. Therefore, in our study, we propose a basic concept for interconnecting stacked chips with TSVs using a cost-effective process technology. The principal feature is to use a “mechanical-caulking” technique, which has been used widely in the mechanical-engineering field, enabling 3D interconnections between stacked chips. This makes it possible to interconnect them by only applying compressive force at room temperature. This paper presents the results obtained by using mechanical-caulking connections at room temperature accomplished by manufacturing a prototype of a chip-stacked package with TSV interconnections. A 3D-SiP composed of an existing MCU, an interposer, and an SDRAM chip with TSV interconnections was also manufactured. However, a customized design, assuming TSV interconnections in the existing MCU, needs to be introduced for practical use to achieve ${rm SiO}_{2}$ etching with shorter turn around time (TATs) and high TSV yields of more than 99%.