以DDS为参考的PLL在现代电台设计中的应用

介绍了DDS(直接数字频率合成)技术及PLL(锁相环)频率合成技术的工作原理及特点,给出了现代电台设计中基于DDS的频率合成器的设计方案.采用DDS输出作为参考的PLL频率合成器非常适合用做现代电台的本振.     

一种捷变DDS频率合成器的设计

介绍了一种基于DDS(直接数字合成)技术的频率合成器。该频率合成器能够根据外部的参数设置完成任意频率(频率范围0．023Hz--35MHz)、多种模式(调频、调相及调幅等)的正弦波以及方波等波形输出。实验结果表明，该频率合成器输出的信号幅度稳定，具有频谱纯度较高、频率分辨率高以及频率捷变时间短等优点。     

直接数字频率合成信号的软件设计

为了实现直接数字频率合成信号的产生,文中基于直接数字频率合成器(Direct Digital Frequency Synthesis,DDS)的工作原理、基本结构、特性分析、输出频谱,采用了MATLAB语言进行编程,结合交互式图形用户界面(Graphic User Interface,简称GUI),调整参数k(1≤k≤100)可以产生1～100 Hz任意频率的时域和频域波形,能够产生直接数字频率合成信号,达到设计要求。     

改善DDS＋PLL频率合成器噪声性能的一种方案

本文在介绍当前通信系统中广泛采用的几种频率合成技术的基础上，针对直接数字式频率合成器(DDS) PLL频率合成器中的DDS输出噪声被数字倍频环放大从而影响频率合成器的噪声性能的问题，提出一种改进的方案。     

改善DDS频谱结构的新方法

本文介绍了直接数字频率合成器(DDS)的设计方法,着重分析了DDS的工作原理和各项性能,对DDS输出频谱及多种改善方法作了较详细的理论分析和模拟仿真。重点研究、仿真并用FPGA实现了随机抖动抑制频谱杂散法。     

基于FPGA的并行DDS结构设计

频率合成器称为电子系统的"心脏",直接数字频率合成器(DDS)相对于传统的频率合成技术具有很明显的优点。然而,存在着输出频率有限、输出杂散严重的问题。用FPGA实现DDS受制于芯片本身运行速度和功耗的影响,因此,基于FPGA实现高速、低功耗的DDS具有重要的意义。主要设计了一种并行DDS结构。相位累加器采用四路并行,并在每一路采用两级流水线结构提高寻址速度。通过查找表与类似于坐标旋转数字计算(CORDIC)算法的角度旋转方法相结合实现相幅转换。最后,采用多相结构实现四路并行输出,得到约-120dB的无杂散动态范围(SFDR)的正交波形。四路并行结构相对于单路DDS,输出信号频谱带宽提高了四倍。     

基于DDS+PLL频率合成器的设计

对比直接数字频率合成技术(DDS)和锁相环频率合成技术(PLL)的优缺点,提出一种DDS与PLL相结合的频率合成器方案。本文给出了以AD9852和ADF4106实现频率合成器的实例,并对该频率合成器的硬件电路进行了简要说明。     

多通道频率合成器应用得益于精密频率合成技术

直接数字频率合成(DDS)在过去十年受到了频率合成器设计工程师极大的欢迎。首先被认为是一种具有低相位噪声和优良杂散性能的灵活的频率源,基于DDS的频率合成器在许多应用中能比基于锁相环(PLL)频率合成器有显著的优势。这些优势包括亚赫兹频率控制分辨率,相位失调和输出幅度控制,     

高性能数字频率合成器的设计与实现

通过对直接数字频率合成技术的研究,采用单片机AT89S51控制DDS芯片AD9854设计出一种高性能直接数字频率合成器。该数字频率合成器采用并行通信的方式传输控制字,通过改变控制字来改变输出频率,得到所需频率的正弦波。软件上采用菜单式、全部键盘控制方式。用4×4矩阵键盘控制,进行功能选择以及设置频率、幅度和相位控制字。界面显示用带中文字库的液晶TS-12864显示,实现了良好的人机交互,系统操作使用方便。用单片机控制DDS数字芯片实现的数字频率合成器,有着比模拟频率合成器更好的抗干扰性、频率分辨率和频谱纯度,同时有着更小的体积。系统经测试得到所需频率的正弦波,数字频率合成器设计成功。     

DDS的杂散分析及降低杂散的方法

对直接数字频率合成器(DDS)的相位截断杂散、幅度量化杂散及非线性杂散的频谱特征和分布规律进行了定性分析,得到相位截断是DDS输出频谱杂散的主要来源.利用得到的结论提出了合理选择时钟频率的方法,用于抑制DDS输出信号中的相位截断杂散,然后探讨了DDS级联设计的方法,用于降低系统设计中DDS输出信号的杂散,最后进行了计算机仿真,证实了本文方法的可行性.     

基于DDS的锁相频率合成器设计

提出一种基于直接频率合成技术(DDS)的锁相环(PLL)频率合成器,该合成器利用DDS输出与PLL反馈回路中的压控振荡器(VCO)输出混频,替代多环锁相频率合成器中的低频率子环,使合成器输出频率在89.6~110.4 MHz之间分辨率达1 Hz,并保持DDS相噪、杂散水平不变。结合DDS的快速频率切换和PLL环路跟踪能力,实现信号的快速跳频。本文给出了技术方案,讨论部分电路设计,并对主要技术指标进行理论分析,最后给出了实验结果。     

C波段宽带捷变频率综合器设计

本文介绍了一种C波段宽带捷变频率综合器的设计方法,采用直接数字频率合成器(DDS)实现频率捷变,采用倍频链路扩展输出带宽,通过与锁相环(PLL)合成产生的本振信号混频将输出频率搬移到C波段。论述了DDS时钟电路、倍频链路以及混频部分的设计方法,并给出了达到的主要技术指标和测试结果。     

短波跳频电台频率合成器的设计

本文对比分析了现在广泛应用的几种频率合成技术，根据短波跳频电台的技术特点，实现了一种直接数字频率合成(DDS) 锁相环路(PLL)频率合成器的设计。它采用DDS输出作为PLL参考源的方法，实现了短波电台100Hz的频率间隔以及跳频系统所要求的快速频率转换和低相位噪声的统一。     

多通道频率合成器应用得益于精密频率合成技术

引言直接数字频率合成(DDS)在过去十年受到了频率合成器设计工程师极大的欢迎。首先被认为是一种具有低相位噪声和优良杂散噪声性能的灵活的频率源,基于DDS的频率合成器在许多应用中能比基于锁相环(PLL)的频率合成器有显著的优势。这些优势包括亚赫兹频率控制分辨率、相位失调和输出幅度控制,以及无需基于PLL频率合成器设计所需要的外部元件。另外,作为一个基于数字的波形发生器,其频率、相位和幅度的改变可以通过一个简单的可编程端口来实现。这种能力允许DDS技术用于多种民用和军事应用中,包括那些要求复杂的多通道同步的应用,例如,…     

DDS相位舍位杂散信号的频谱分析

杂散特性限制着直接数字频率合成（DDS）技术的应用和发展,其中相位舍位、幅度量化和DAC的非理想特性等是影响DDS输出频谱质量的主要杂散源。文中主要研究相位舍位对DDS输出频谱的影响,首先通过离散傅里叶变换将任意的频率控制字转化为频率控制字为1来对DDS的输出信号进行频谱分析,然后由DDS的输出序列入手深入研究了相位舍位时DDS输出频谱的特性,得到的DDS输出频谱的数学模型精确、简单。     

利用DDS镜像频率的宽带信号源设计

提出了一种新方法,利用DDS(直接数字频率合成)器件的镜像输出频率分量,实现了常规DDS合成器方案所无法实现的超越奈奎斯特频率限制的信号频率输出,且易于实现高精度的载波频率控制和数字调制功能;实验原型电路采用了ALC(自动电平控制)技术补偿镜像和基频分量的衰减.实现了10 Hz～500 MHz的宽带信号输出,带内波动小于1 dB.     

非理想DDS输出信号分析及滤波处理

直接数字频率合成(DDS)技术广泛应用于可变时钟发生电路中,文中介绍了直接数字频率合成(DDS)技术的基本原理和非理想情况下DDS输出频谱结构,然后分析了工程实际中杂散对时钟信号的影响,最后解释了以滤波器和锁相环(PLL)改善输出时钟信号质量的原理,并给出了实验结果。     

DDS＋PLL技术在C波段频率合成器中的应用

提出了一种具体的C波段小步进频率合成器的设计方案。该方案是基于锁相环频率合成(PLL)和直接数字频率合成(DDS)相结合的结构,利用DDS激励PLL产生所需信号。设计的信号频率范围为5.02~5.38 GHz,频率步进为1 kHz。重点阐述了系统的硬件实现,包括系统设计方案、主要电路模块设计以及系统测试结果等,并针对实际调试过程中常见的问题给出一些改进的方法。最后的测试结果表明了该频率合成器具有频谱纯、相噪低、杂散抑制能力强等特点,可以满足实际系统需要。     

基于AD9851的二级本振直接数字频率合成器

介绍AD9851直接数字频率合成器的特点及工作原理，给出在频谱分析系统中由AD9851构成的二级本振频率合成器(DDS)的硬件电路和C51高级语言控制程序。     

基于EP1K30QC208的直接数字频率合成器设计

讨论了几种不同类型的数字频率合成技术,对比了直接数字频率合成(DDS)和其他频率合成方法的优缺点.以FPGA为基础,采用硬件描述语言来设计一种新型的频率合成器.实验结果证明该直接数字频率合成器具有带宽很宽、相位噪声低、频率分辨率很高的优点.在各种仪器或设备中使用该频率合成器,整体上可降低系统成本,提高系统的集成度和可靠性.