一种基于SiGe工艺的ECL环形振荡器

介绍了一种基于SiGe平面集成电路工艺制作的ECL环形振荡器,采用15级反相器闭环结构,能够产生280 MHz高频振荡信号,振荡周期为3.58 ns,平均每级反相器延迟为119 ps。该电路结构简单、易集成、成本低,可广泛移植于各类片上系统,用作时钟信号源等。     

一种实用的电压控制环形振荡器

本文介绍了两种在集成电路中得到广泛应用的、作为内部时钟源的环形振荡器；RC环形振荡器和电压控制环形振荡器，并对引起振荡频率变化的关键因素进行了分析。     

一种基于FPGA进位逻辑的RO PUF设计

物理不可克隆函数(PUF)作为一种可有效地应对硬件安全问题的电路结构,在近些年得到了广泛的关注.环形振荡器(RO)PUF由于不需要完全对称的布线方式,因此被认为是最理想的PUF结构之一.现有的ROPUF设计愈加复杂且需要"硬宏"来固定电路,这导致PUF的移植性很差.文章利用FPGA中固有的进位逻辑资源实现RO PUF,...     

一种实用的电压控制环形振荡器

本文介绍了两种在集成电路中得到广泛应用的，作为内部时钟源的环形振荡器，RC环形振荡器和电压控制环形振荡器，并对引起振荡频率变化的关键因素进行了分析。     

一种实用的电压控制环形振荡器

本文介绍了两种在集成电路中得到广泛应用的、作为内部时钟源的环形振荡器：RC环形振荡器和电压控制环形振荡器，并对引起振荡频率变化的关键因素进行了分析。     

一种频率稳定的改进型CMOS环形振荡器

在传统的环形振荡器基础上,提出了一种改进的ＣＭＯＳ环形振荡器。它克服了传统ＣＭＯＳ环形振荡器振荡频率随电源电压变化而严重不稳的缺点。通过仿真得到了电源电压与振荡频率的对应关系,取得了满意的结果。     

CMOS数控振荡器设计

设计并讨论了一种新颖的完全基于CMOS静态逻辑反相器设计的数字控制振荡器DCO结构(Digitally-Controlled Oscillator),这种数字控制振荡器采用全数字电路构成,较之LC振荡器更加易于设计和制造,适合于高频高性能数字锁相环的应用。电路结构的仿真采用Spectre仿真器,基于STMicroelectronics CMOS 90nm工艺,在1.2V电源电压下实现了1GHz～6GHz的数控振荡频率变化范围,功耗为0.1mW～3mW,10MHz的频率偏移处的相位噪音约为-114dBc/Hz。     

RTD-HBT高速低功耗环形振荡器的分析

RTD与HBT是高频高速器件,共振隧穿二极管-异质结晶体管(RTD-HBT)环形振荡器有很好的应用前景.详细介绍了RTD-HBT高速低功耗环形振荡器的工作原理,建立了RTD,HBT及RTD-HBT环形振荡器的等效电路模型,并对RTD-HBT环形振荡器用Pspice模拟软件进行了电路模拟.模拟结果与预期结果一致,有助于指导该电路的设计.     

一种基于环形振荡器的双环路锁相环

A dual-loop phase-locked loop（PLL）for wideband operation is proposed.The dual-loop architecture combines a coarse-tuning loop with a fine-tuning one,enabling a wide tuning range and low voltage-controlled oscillator（VCO）gain without poisoning phase noise and reference spur suppression performance.An analysis of the phase noise and reference spur of the dual-loop PLL is emphasized.A novel multiple-pass ring VCO is designed for the dual-loop application.It utilizes both voltage-control and current-control simultaneously in the delay cell. The PLL is fabricated in Jazz 0.18-μm RF CMOS technology.The measured tuning range is from 4.2 to 5.9 GHz.It achieves a low phase noise of–99 dBc/Hz@1 MHz offset from a 5.5 GHz carrier.     

一种基于环振的SRAM型FPGA延迟测试方法

提出一种使用环形振荡器对SRAM型FPGA内部延迟进行精确测试的方法。该方法利用SRAM型FPGA的可重构性在其内部构造环形振荡器,通过基准信号对分频后的振荡信号周期进行测量,从而得到环振回路中逻辑部件的延迟值。应用该方法,对一款Virtex-4型FPGA的内部延迟进行测试。结果表明:在环振初始振荡频率小于芯片工作极限频率的情况下,延迟测试的误差小于1 ps,与其他检测FPGA内部延迟故障的方法相比,检测精度有很大的提高,同时,该方法对SRAM型FPGA具有较高的普遍适用性。     

一种基于标准CMOS工艺的低成本振荡器的设计

提出了一种基于标准CMOS工艺的低成本环形补偿振荡器。由于采用了误差反馈补偿技术，该振荡器无需精准的电流源和电压源；利用电阻温度补偿和电源电压稳压，使振荡周期对温度、电压，以及工艺偏差均有较强的容忍能力，且周期大小易于调整。在输入电压范围为4．5～6V，温度范围-40～125℃，以及五个MOSFET工艺偏差的情况下，进行了Hspice仿真。结果表明，在最坏情况下，振荡器周期的最大偏差为7．5％，而在不考虑温度的情况下，由电压和MOSFET工艺变化所引入的振荡周期偏差为0．9％。该振荡器满足电源管理芯片要求，适合低成本DC／DC转换器、充电器等电源管理芯片的应用。     

一种频率稳定的集成CMOS环形振荡器

在分析传统的环形振荡器和一种改进型CMOS环形振荡器的基础上，提出了一种线路简单的环形振荡器。它的振荡频率随电源电压的变化很小，线路简单，具有很强的实用性。通过仿真，得到了电源电压和振荡频率的对应关系，取得了满意的结果。     

一种伪差分两级环形振荡器的设计

设计了一种伪差分两级环形振荡器,可为锁相环提供8 GHz四相位正交时钟。通过分析耦合两级环形振荡线性模型,对四级环形振荡结构进行优化,提出了伪差分两级环形振荡结构。基于单级缓冲器的开环分析,可对振荡器的输出频率进行精准估算,并判断振荡情况。采用65 nm CMOS工艺进行设计与仿真。结果表明,在1.2 V电压下,振荡器的功耗为6.9 mW,1 MHz频率处的相位噪声为－82.104 5 dB,满足高速SerDes接口的设计要求。     

低相位噪声CMOS环形压控振荡器的研究与设计

针对个人电脑和通讯系统对频率合成器中振荡器的低相位噪声的要求,对基本的环形振荡器结构进行改进,设计了两种宽带低相位噪声CMOS环形压控振荡器(VCO),在800 MHz振荡频率、1 MHz频偏下,测试的相位噪声分别为-123 dBc/Hz和-110 dBc/Hz.两个VCO的调谐范围分别为450～1 017 MHz和559～935 MHz.     

高精度电流舵型D/A转换器线性度测试技术

线性度是D/A转换器静态误差的重要指标,包括积分非线性误差和微分非线性误差两个参数.高速高精度D/A转换器线性度的测量需要考虑较多因素,包括仪表精度、D/A转换器输出端接方式,甚至负载热效应等.提出了一种结合D/A转换器内部设计结构,并使外部负载的影响降至较低水平的最优线性度测试方法.该方法减少了发码数量,提高了测试效率,并且降低了负载温漂导致的热失衡所引入的误差.     

基于结构优化的环形振荡器硬件木马检测

针对传统的环形振荡器(RO)检测精度较低、检测面积较小的问题,对传统的RO结构进行改进,提出一种结构优化的RO。结构优化的RO通过增大与木马电路的接触面积来提高木马检测率和检测面积。在FPGA上的实验结果表明,相比于传统的RO检测方法,结构优化的RO有以下优点:1) 能够精确地检测出仅有20个逻辑单元的硬件木马;2) 将RO的检测面积扩大了约1倍。