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高速电路的印制板(PCB) 仿真 总被引:2,自引:0,他引:2
简要描述了印制电路板的仿真过程,分析仿真对于设计高质量、高精度PCB的重要意义,并在场景产生器的PCB板上使用仿真工具对关键信号(时钟信号)进行信号完整性和EMC分析,以及并行信号的串绕问题分析,根据仿真结果调整了原有设计,从而达到提高了信号质量的目的。 相似文献
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传统的边沿检测同步器由触发器构成,被同步的数据至少需要在新时钟域的1个时钟周期内保持有效。提出一种新型边沿检测同步器,由两相无重叠时钟产生电路、5个锁存器等构成。理论分析结果表明,新型边沿检测同步器中数据稳定时间的极限值为新时钟域的0.75个周期。基于Nuvoton 0.35 μm 2P3M CMOS工艺,采用Verilog_XL工具进行仿真验证。结果表明,新型边沿检测同步器的时序与理论分析一致。采用0.8个新时钟域周期的实例,验证了新型边沿检测同步器的工作正常,同步器的分辨率有所提高。 相似文献
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ShyamChandra 《电子设计应用》2005,(7):87-89
时钟网络管理问题提高同步设计整体性能的关键是提高时钟网络的频率。然而,诸如时序裕量、信号完整性、相关时钟边沿的同步等因素极大地增加了时钟网络设计的复杂度。传统时钟网络的设计采用简单的元件,诸如扇出缓冲器、时钟发生器、延时线、零延时缓冲器和频率合成器。由于PCB 相似文献
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在所有电子系统中,时钟相当于心脏,时钟的性能和稳定性直接决定着整个系统的性能。典型的系统时序时钟信号的产生和分配包含多种功能,如振荡器源、转换至标准逻辑电平的部件以及时钟分配网络。这些功能可以由元器件芯片组或高度集成的单封装来完成,如图1所示。 相似文献
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为产生一个与视频信号中的行同步信号严格同步的时钟信号,设计了一种数模混合结构的电荷泵锁相环(PLL)电路。通过对锁相环电路中鉴频鉴相器、电荷泵电路、振荡器电路设计适当改进,实现了性能稳定的时钟信号。采用中芯国际公司的0.35μm 2P4M双层多晶硅四层金属3.3 V标准CMOS工艺,使用Simulink软件进行了系统级仿真、Spectre软件进行了电路级仿真、Hsim软件进行了混合仿真。结果表明,环路输出频率27 MHz时钟信号,占空比达到50.141%,输入最大2 Gbit/s像素信号条件下,时钟抖动小于350 ps,锁定时间小于30μs,芯片的工作达到设计要求。 相似文献
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随着实时信号处理的速率不断加快,数字电路系统的时钟频率也随之增加。同时,半导体工艺的改进,也使得电路系统中信号边沿速率提升到ns级甚至更高的级别。快速的信号边沿变化使得电路信号产生振铃、反射、串扰、地弹等许多信号完整性问题。而且,这个问题越来越严重。随着电路中器件和芯片工作环境的恶化,电源受到的影响非常严重,电源系统的电磁兼容性设计变得更加富有挑战性。研究电源系统的电磁兼容性设计非常有必要而且非常紧迫。 相似文献