级联COSINE滤波器在抽取滤波中的研究

为了解决高速抽取滤波器系统中传统CIC滤波器旁瓣抑制不够的问题,通过对级联COSINE抽取滤波器和传统CIC抽取滤波器的原理推导进行对比,分析出级联COSINE滤波器在幅频特性上同CIC滤波器具有很大相似之处,且在满足高速抽取滤波器的情况下,同时具备很好的低通特性和硬件实现性。通过MATLAB仿真实验得到,级联COSINE滤波器在进行32倍整数抽取时,第一旁瓣衰减约是传统CIC滤波器的2倍,进而说明相对于传统CIC滤波器,级联COSINE滤波器具有更好的旁瓣抑制性能。     

基于∑-Δ技术的DBF中抽取滤波器设计

介绍了在基于∑-Δ技术的数字波束合成(DBF)中抽取滤波器系统设计方法和具体实现方案。CIC滤波器、补偿滤波器、FIR滤波器三级级联方式一方面降低了采样率,另一方面对∑-Δ调制完成解调。通过实例仿真,证明了设计的可行性。     

高效实现DDC的多类滤波器级联技术

对软件无线电接收机中数字下变频理论进行深入分析,提出了一种基于多类滤波器级联技术的DDC实现方案。采用疏状滤波器、半带滤波器和整形FIR滤波器级联实现数字下变频的抽取滤波,有效减少了乘法器和加法器需求及滤波器阶数,高效实现了数字下变频,达到了系统的设计要求。最后将该技术与传统的FIR滤波方法进行对比,进一步说明其可行性和优越性。     

基于∑-△技术的DBF中抽取滤波器设计

介绍了在基于∑-△技术的数字波束合成(DBF)中抽取滤波器系统设计方法和具体实现方案。CIC滤波器、补偿滤波器、FIR滤波器三级级联方式一方面降低了采样率，另一方面对∑-△调制完成解调。通过实例仿真，证明了设计的可行性。     

一种高精度∑-ΔA/D转换器的数字滤波器设计

设计了一种用于高精度音频∑-ΔA/D转换器的数字滤波器.该滤波器由级联梳状滤波器(CIC)、补偿滤波器和半带滤波器组成.设计中采用了乘法器分时复用技术以减少电路面积.设计的滤波器可实现128/64两种抽取率,其性能可满足该∑-ΔA/D转换器的要求.     

DDC中的抽取滤波器设计及FPGA实现

本文介绍了在数字下变频（DDC）中的抽取滤波器系统设计方法和具体实现方案。采用CIC滤波器、HB滤波器、FIR滤波器三级级联的方式来降低采样率。通过实际验证，证明了设计的可行性。     

一种高精度Σ-ΔA/D转换器的数字滤波器设计

本文设计并实现了一种适用于高精度Σ-ΔADC的低资源数字滤波器。该滤波器采用多级多采样率结构,由级联梳妆滤波器(CIC)、FIR补偿滤波器以及半带滤波器级联组成。此外,为节约资源,采用乘法器时分复用和CSD编码技术,以降低面积和功耗。基于SIMC 0.18um工艺,对电路进行仿真。仿真结果表明,工作频率6.144MHz,带宽20KHz时,可以实现128倍信号抽取,输出信号信噪比可达16位以上。与同类型抽取滤波器相比,本设计具有高精度、低功耗的优点。     

一种超低功耗小面积的Σ-Δ ADC数字抽取滤波器

提出并实现了一种针对音频信号Σ-Δ模数转换器的超低功耗和低资源占用的数字抽取滤波器。该滤波器采用多级级联结构,由级联积分梳状滤波器、极简结构补偿器和全通多相型IIR滤波器组成,相较于传统FIR滤波器级联方案,能够以极低的阶数和硬件复杂度实现高倍抽取、极小的通带波纹和高水平的阻带衰减,同时具有近似线性相位特性。整体有效带宽为20 kHz,共完成128倍抽取。采用0.18 μm CMOS工艺完成ASIC设计,数字版图面积为0.37 mm²,功耗为125 μW,信噪比达到98.79 dB,有效位数为16 bit。与传统FIR结构抽取滤波器相比, 面积减小了60%, 功耗降低了20%。     

Sigma-Delta ADC数字抽取滤波器的设计和实现

数字抽取滤波器是Sigma-Delta(Σ-Δ)模数转换器(ADC)的重要组成部分,它负责撞鄄驻调制器输出信号的滤波和抽取。文中设计的数字抽取滤波器由级联积分梳状(CIC)滤波器、CIC补偿滤波器和半带滤波器组成。首先,介绍Σ-Δ ADC原理;然后,讨论数字抽取滤波器的原理及实现;接着,分别从MATLAB和Verilog实现验证抽取滤波器的功能;最后,通过测试实际芯片验证数字抽取滤波器的功能和性能,满足设计要求。     

多速率采样中的CIC滤波器设计与分析

CIC滤波器是常用于多速率采样抽取或内插过程中的高效滤波器,具有结构简单,易于工程实现的特点。以提高采样速率为例,首先介绍了内插理论和CIC滤波器原理,重点给出了CIC滤波器设计方法,并分析了CIC滤波器级联级数和滤波器阶数的选取对通带衰减和旁瓣抑制的影响,仿真结果验证了设计方法的有效性和可行性。     

一种数字下变频抽取滤波器的设计

对一个针对数字下变频应用的抽取滤波器从设计指标到版图实现的设计过程进行了详细介绍.该抽取滤波器实现了20倍的降采样,由CIC滤波器、CIC补偿滤波器和半带滤波器三级依次串联而成.通过利用抽取滤波器的等价变换和多项分解性质,各滤波器级的硬件电路开销和运行功耗都得到了降低.     

一款高速、低功耗的Sigma-Delta模数转换器

提出了一种高速、低功耗、高分辨率的新型Sigma-Delta模数转换器(ADC)结构。该结构选择过采样率(OSR)为32的4阶调制器设计以缓解输出速率和通带宽度的压力,采用级联和双量化的方法进行优化,并利用SIMSIDES工具(基于Simulink的Sigma-Delta仿真器)进行仿真。数字抽取滤波器部分由级联积分梳状(CIC)滤波器、有限长单位冲激响应(FIR)滤波器和半带(HB)滤波器组成,并且三级滤波器都采用了多相分解结构,以降低动态功耗。使用0.18μm的标准CMOS工艺实现数字抽取滤波器版图。仿真结果表明,在250 kHz带宽下,有效位宽(ENOB)为19 bit。     

On the use of interpolated second-order polynomials for efficientfilter design in programmable downconversion

Interpolated second-order polynomials (ISOPs) are proposed to design efficient cascaded integrator-comb (CIC)-based decimation filters for a programmable downconverter. It is shown that some simple ISOPs can effectively reduce the passband droop caused by CIC filtering with little degradation in aliasing attenuation. In addition, ISOPs are shown to be useful for simplifying halfband filters that usually follow CIC filtering. As a result, a modified halfband filter (MHBF) is introduced which is simpler than conventional halfband filters. The proposed decimation filter for programmable downconverter is a cascade of a CIC filter, an ISOP, MHBFs, and a programmable finite impulse response filter. A procedure for designing the decimation filter is developed. In particular, an optimization technique that simultaneously designs the ISOP and programmable FIR filters is presented. Design examples demonstrate that the proposed method leads to more efficient programmable downconverters than existing ones     

基于MATLAB的高性能半带滤波器设计

在数字滤波器的设计中,为了能够有效地进行抽取滤波,往往采用多级抽取的方法。文中引入一种半带FIR（有限冲激响应）滤波器来实现多级抽取。半带滤波器是一种特殊的低通FIR数字滤波器,它的通带和阻带关于二分之一Nyquist频率对称,因而有近一半的滤波器系数为0,所以用它来实现数字滤波可以大幅度地减少运算量,有利于滤波器的实时实现。半带FIR滤波器主要应用于多速率系统中,可以提高系统的效率。剖析了半带FIR滤波器的原理、性质及实现的方法,给出了基于MATLAB和QuartusⅡ联合的半带FIR滤波器的设计仿真过程,并对结果进行了分析。     

Fully synthesised decimation filter for delta-sigma A/D converters

Digital decimation filters are used in delta-sigma analogue-to-digital converters to reduce the oversampled data rate to the final Nyquist rate. This paper presents the design and implementation of a fully synthesised digital decimation filter that provides a time-to-market advantage. The filter consists of a cascaded integrator-comb filter and two cascaded half-band FIR filters. A canonical signed-digit representation of the filter coefficients is used to minimise the area and to reduce the hardware complexity of the multiplication arithmetic. Coefficient multiplications are implemented by using shifters and adders. This three-stage decimation filter is fabricated by using 0.25-μm CMOS technology with an active area of 1.36 mm² and shows 4.4 mW power consumption at a clock rate of 2.8224 MHz. Experimental results show that this digital decimation filter is suitable for use in oversampled data converters and can be applied to new processes requiring a fast redesign time. This is possible because the filter does not have process-dependent ROM or RAM circuits.     

数字接收机中合成滤波器的设计与性能分析

在宽带／窄带兼容的数字接收机中，匹配滤波器一般需要前置级联积分梳状（CIC）滤波器。在高性能要求的系统中，还需要对CIC进行补偿。传统的方法是将CIC补偿滤波器和匹配滤波器分开设计，而本文提出了一种将两者合并，使用一个滤波器来实现两种功能的方法。在不增加滤波器阶数的情况下，这种方法可以得到更好的滤波器性能，同时又节约了硬件资源。     

一种基于CIC滤波器的有效锐化方法研究

介绍了对积分梳状滤波器（CIC滤波器）的有效锐化。所提出的锐化滤波器的结构由两个主要部分组成：一个梳状滤波器的级联部分和一个锐化滤波器部分。所提出的方案使得滤波器中锐化部分的工作速率比输入速率大为降低，其频谱响应特性比传统的也有所改进。通过MATLAB仿真，可看出改进锐化后的滤波器性能更优。