一种900V超结VDMOSFET器件的设计与仿真

功率MOSFET在现代电子工业中已经得到了广泛的运用,然而在高压功率MOSFET器件中,如何平衡功率MOSFET的击穿电压与导通电阻的冲突一直是研究热点。结合超结理论和传统功率VDMOSFET的生产工艺设计了一款高压超结VDMOSFET器件,运用半导体器件仿真软件对器件结构进行优化,得到P柱区和N柱区掺杂浓度和厚度的最优值和工艺参数。仿真结果表明,设计的超结VDMOSFET器件击穿电压和导通电阻分别为946 V和0.83Ω,很好地平衡了功率MOSFET击穿电压与导通电阻的冲突。     

VDMOSFET特征导通电阻的数学模型

对六角形单胞VDMOSFET的特征导通电阻建立了一种新的数学模型一等效截面模型。给出了特征导通电阻与器件的横向、纵向结构参数的关系，并将计算结果与常规模型和实际测量值进行了比较，与实验结果符合得很好。     

VDMOSFET低导通电阻改良研究

文章通过对VDMOSFET导通电阻模型的分析,结合VDMOSFET芯片生产过程中用到的等离子刻蚀工艺理论,探索通过优化刻蚀工艺以改善VDMOSFET器件导通电阻的途径。文中以实际VDMOSFET生产的引线孔刻蚀工艺为例,阐述了通过SOFT-ETCH工艺,改善接触孔表面损伤以达到降低VDMOSFET导通电阻的实现方法,通过详实的实验数据对比,证实SOFE-ETCH工艺对导通电阻的改良作用。     

功率VDMOSFET核心工艺参数的优化研究

依据垂直双扩散场效应晶体管(VDMOSFET)的结构设计及参数要求,使用新一代Sentaurus系列TCAD工具对分立器件VDMOSFET进行分析。通过此工具可以对VDMOSFET的工艺结构级和半导体器件物理特性级进行可制造性设计及验证。本工作重点分析了能够影响功率VDMOSFET导通电阻、阈值电压等各种因素及其之间的关系,对沟道区、p+区和n+源区掺杂浓度,以及注入后的退火温度和时间等工艺参数进行优化设置。结果表明,通过使用Sentaurus系列TCAD工具对VDMOSFET器件进行模拟与分析所得出的参数能够达到IR公司的IRF140的设计水平。     

关于功率VDMOSFET优化设计中的几个问题

本文采用保角映射精确计算了线性单元图形VDMOSFET外延层电阻,并与45°扩展角模型的结果进行比较,给出了近似方法适用的范围。采用整体优化设计方法计算了依据工艺条件给定器件有关参数情况下,两类单元图形VDMOSFET最小比导通电阻与电压的关系。结果表明,线性单元的最小比导通电阻大于峰窝状单元图形,其a/s值也大于后者的值。这两类单元图形的第二个差异或许使采用线性单元图形在有些场合下可降低工艺难度,提高产品等级合格率。文中最后揭示了整体优化设计方法在较低电压器件设计中的重要作用,计算表明这种方法是使比导通电阻达到最小的方法。     

JFET区注入对大功率VDMOS击穿电压和导通电阻的影响

研究了JFET区注入对大功率VDMOS器件击穿电压和导通电阻的影响,分析讨论了JFET区注入影响击穿电压的机理,并定量给出JFET区注入对导通电阻的影响.通过器件数值模拟优化JFET区注入剂量,并根据仿真结果改进器件设计,在满足击穿电压要求的前提下导通电阻降低了8％.     

功率RMOS器件的优化设计

从ＲＭＯＳ器件的导通电阻模型出发，通过分析导通电阻与栅氧化层厚度和槽深间的定量关系，得出：减薄栅氧化层厚度或增加槽的深度，可以降低器件的导通电阻和器件的反向耐压；反之，器件的导通电阻和反向耐压增加。同时，浅槽结构比深槽结构更理想。文中还讨论了器件的版图布局。结果表明，条形结构优于元胞结构。     

高压VDMOSFET导通电阻的优化设计

以500 V VDMOS为例,首先分析了高压VDMOS导通电阻与电压的关系,重点讨论穿通型VDMOS的外延厚度与器件的耐压和导通电阻的关系。给出对高压VDMOS外延层厚度的优化方案,并基于理论分析在器件仿真设计软件平台上成功完成了耐压500 V、导通电阻0.85Ω的功率VDMOS器件的设计和仿真。     

条形栅VUMOSFET特征导通电阻的物理模型

以低压条形VUMOSFET单胞为例,系统分析VUMOSFET特征导通电阻(R_(on))的各个构成部分.重点定性分析了特征导通电阻与器件的横向和纵向结构参数的关系.通过分析和仿真计算,得出条形VUMOSFET单胞设计的优化原则,并给出具体解析表达式.     

PSJ高压器件的优化设计

基于Semi-SJ(super junction)结构,提出了SJ的比例可以从0～1渐变的PSJ(partial super junction)高压器件的概念.通过对PSJ比导通电阻的分析,得到了PSJ高压器件比导通电阻优化设计的理论公式.计算了不同击穿电压的比导通电阻,并与二维器件模拟结果和实验结果相比较.讨论了BAL(bottom assist layer)部分穿通因素η、p型区深度归一化参数r、p型区深宽比A以及PSJ漂移区掺杂浓度是否统一对PSJ高压器件比导通电阻的影响.其理论结果和器件模拟结果相吻合,为设计与优化PSJ高压器件提供了理论依据.PSJ结构特别适于制造工艺水平不高、很难实现大的p型区深宽比的情况,为现有工艺实现高压低导通电阻器件提供了一种新的思路.     

低压VDMOSFET元胞尺寸设计

VDMOSFET的一个重要设计目标就是要在单位面积得到最小的导通电阻。理论分析了多晶硅栅长度LP和窗口扩散区长度LW对VDMOSFET特征电阻的影响,并通过大量计算得到了最小特征电阻时窗口扩散区长度LW的取值方法和多晶硅栅长度LP的取值范围。     

一种计算集成VDMOS管导通电阻的3D解析模型

功率集成电路要在同一块芯片上集成功率器件和低压电路。由于集成VDMOS器件的漏极也要从芯片表面引出,与常规的VDMOS器件相比其导通电阻计算有很大的差别。文中针对三维立体结构中器件的源胞个数和排列以及芯片表面漏极布局的不同,给出了一种新的3D解析模型,可有效地计算集成VDMOS的导通电阻值,并可预测限定面积下达到最小有效导通电阻值所需要的源胞个数和排列布局。     

低压VDMOS氧化层厚度与特征电阻的优化设计

介绍VDMOS阈值电压的定量计算及氧化层厚度对他的影响,及VDMOS的氧化层厚度与特征电阻RONA的关系,讨论了栅氧化层的厚度对特征电阻的影响并进行了简单计算。此外,讨论了最新的VDMOS结构和制造技术,对器件阈值与特征电阻进行了优化。     

非穿通型与穿通型平行平面结基于Chynoweth方法的新的设计表达式

The relations among the breakdown voltage,the width and the concentration of the voltage-sustaining layer for the non-punch-through(NPT) and punch-through(PT) abrupt parallel-plane junctions have been reestablished based on the ionization integral by the Chynoweth model,distinguished from the conventional results obtained by the Fulop model.The numerical calculation results indicate that the new expressions are more accurate than those in previous literature.While the breakdown voltage of the NPT case varied from 400 to 1600 V using the Chynoweth model,the value using the Fulop model is overestimated by 12%(478 V) to 18%(1895 V).For the PT case with optimum design of the specific on-resistance,when the breakdown voltage is varied from 400 to 1600 V,the width and concentration are from 81.0168%to 80.2416%and from 91.4341%to 91.6941%of those of the NPT cases,respectively.The relations between the specific on-resistance and the breakdown voltage for both the NPT and PT structures are also established.Simulation results by MEDICI show good agreement with the proposed expressions.     

200V高压大电流VDMOS的研制

介绍了自主研制的200 V/40 A VDMOS晶体管的设计优化过程及研制结果.该器件采用JFET注入和浅P-body方法降低导通电阻,提高电流密度,采用优化的N掺杂硅外延材料优化导通电阻和击穿电压.测试结果表明击穿电压高于215 V,特征导通电阻1.2 Ω·mm2,导通电流可达40 A;同时设计了ESD防护,HBM值...     

低功耗高精度温度多路采集测温系统研究

针对旋转物体、移动部件或物体内部温度分布采集的问题,文中设计了一种小体积、精度高、低功耗的温度测量系统。该系统能无线传输数据并能温度数据多通道采集。系统采用PT100作为温度传感器,利用高一致性和低导通阻抗的多路模拟开关ADG888实现多路测量控制。软件上,通过建立铂阻值与ADC转换结果的修正函数,对PT100的整个信号链进行系统校准,获得准确的PT100阻值。在比较多种非线性处理方法并进行误差分析后,采用PT100的传递函数校正非线性误差,以获得高精度的测量值。经测试,温度多路采集系统在0~300 ℃的设计温度范围内可达到0.5 ℃的精度。     

Design of 700 V triple RESURF nLDMOS with low on-resistance

A 700 V triple RESURF nLDMOS with a low specific on-resistance of 100 mΩ·cm~2 is designed.Compared with a conventional double RESURF nLDMOS whose P-type layer is located on the surface of the drift region,the P-type layer of a triple RESURF nLDMOS is located within it.The difference between the locations of the P-type layer means that a triple RESURF nLDMOS has about a 30%lower specific on-resistance at the same given breakdown voltage of 700 V.Detailed research of the influences of various parameters on breakdown voltage,specific on-resistance,as well as process tolerance is involved.The results may provide guiding principles for the design of triple RESURF nLDMOS.     

高压VDMOSFET击穿电压优化设计

通过理论计算,优化了外延层厚度和掺杂浓度,对影响击穿电压的相关结构参数进行设计,探讨了VDMOSFET的终端结构。讨论了场限环和结终端扩展技术,提出了终端多区设计思路,提高了新型结构VDMOSFET的漏源击穿电压。设计了800V、6A功率VDMOSFET,同场限环技术相比,优化的结终端扩展技术,节省芯片面积10.6%,而不增加工艺流程,漏源击穿电压高达882V,提高了3%,由于芯片面积的缩小,平均芯片中测合格率提高5%,达到了预期目的,具有很好的经济价值。     

Design optimization of high breakdown voltage AlGaN-GaN power HEMT on an insulating substrate for R/sub ON/A-V/sub B/ tradeoff characteristics

High breakdown voltage AlGaN-GaN power high-electron mobility transistors (HEMTs) on an insulating substrate were designed for the power electronics application. The field plate structure was employed for high breakdown voltage. The field plate length, the insulator thickness and AlGaN layer doping concentration were design parameters for the breakdown voltage. The optimization of the contact length and contact resistivity reduction were effective to reduce the specific on-resistance. The tradeoff characteristics between the on-resistance and the breakdown voltage can be improved by the optimization of the above design parameters, and the on-resistance can be estimated to be about 0.6 m/spl Omega//spl middot/cm/sup 2/ for the breakdown voltage of 600 V. This on-resistance is almost the same as that for the device on a conductive substrate.