面向RISC-V嵌入式处理器的浮点单元设计与移植

针对软件实现浮点运算的速度无法满足RISC-V嵌入式处理器浮点运算的需求,设计了一种由浮点加法器和浮点乘法器构成的浮点单元（FPU）,其中浮点乘法器提出了新型的Wallace树压缩结构,提高了压缩速率。在“蜂鸟E203”处理器中,完成浮点指令的译码模块与派遣模块的设计,实现FPU模块的移植。基于Simc180 nm工艺,使用Sysnopsys公司的Design Compile、VCS工具对FPU进行功能验证和综合,仿真结果表明,浮点加法器的关键路径延时为10.17 ns,相比于串行浮点加法器延时缩短23%,浮点乘法器的压缩结构关键路径延时为0.27 ns,相比传统Wallace树压缩延时缩短10%,移植前后的FPU运算结果一致。     

基于FPGA的高速浮点FFT处理器设计

本文介绍了一种基于FPGA的1024点自定义26位浮点FFT处理器的设计。详细阐述了FFT处理器的自定义浮点格式、算法的选择、浮点乘法加法和FFT中的地址产生规律、存储器的选择等关键技术。最后给出了ISE环境下的仿真结果,验证了设计的正确性,工作频率达到171.136MHz。     

高吞吐率双模浮点可重构FFT处理器设计实现

高吞吐浮点可灵活重构的快速傅里叶变换(FFT)处理器可满足尖端雷达实时成像和高精度科学计算等多种应用需求。与定点FFT相比,浮点运算复杂度更高,使得浮点型FFT的运算吞吐率与其实现面积、功耗之间的矛盾问题尤为突出。鉴于此,为降低运算复杂度,首先将大点数FFT分解成若干个小点数基2^k 级联子级实现,提出分别针对128/256/512/1024/2048点FFT的优化混合基算法。同时,结合所提出同时支持单通道单精度和双通道半精度两种浮点模式的新型融合加减与点乘运算单元,首次提出一款高吞吐率双模浮点可变点FFT处理器结构,并在28 nm标准CMOS工艺下进行设计并实现。实验结果表明,单通道单精度和双通道半精度浮点两种模式下的运算吞吐率和输出平均信号量化噪声比分别为3.478 GSample/s, 135 dB和6.957 GSample/s, 60 dB。归一化吞吐率面积比相比于现有其他浮点FFT实现可提高约12倍。     

SMDSP浮点数字信号处理器CPU内功能单元的设计

SMDSP是针对专门应用开发的高性能32位浮点数字信号处理器,其CPU内有独立的ALU、乘法器、数据地址产生器和六条局部数据总线,实现了乘加运算并行,算术运算与地址运算并行,加快了数据处理速度.数据地址产生器支持顺序、倒位序、循环三类数据地址的计算,使得SMDSP能方便高效地应用于数字信号处理系统.     

基于FPGA的高速双精度浮点乘法器设计

设计了一种基于FPGA的高速双精度浮点乘法器．采用了基4Booth算法产生部分积,然后用优化的Wal—lace树阵列结构完成对部分积的累加得到伪和和伪进位,进而对伪和和伪进位采用了部分和并行相加得到最后尾数结果．采用了优化的5级流水线结构的设计在CycloneIIEP2C35F672C6器件上经过综合后运行频率可达123．32MHz．在同等优化下,相比于AlteraIP核在调用DSP乘法资源情况下运行速度提高大约11％,相比于不调用DSP乘法资源情况下运行速度提高大约67％．     

基于FPGA的高速定点FFT处理器的设计

为了用硬件实现信号从时域向频域的转换,用Xilinx公司推出的Virtex-Ⅱ系列FPGA实现了512点的FFT处理器。为达到系统高速实时处理要求,在FFT处理器中利用流水线结构和并行技术,采用基-4蝶形算法与基-2蝶形算法相结合的方法,及高效复数乘法器和双端口RAM存储结构,提高了处理速度。在外部时钟为100 MHz时,处理时间为18.3μs,满足了系统设计要求。     

基于RISC-V处理器执行单元的高效灵活验证平台设计

目前高复杂度设计的微处理器采用传统的定向验证很难满足高效灵活性的验证需求。针对以上问题,以RISC-V指令集处理器执行单元为验证对象,采用通用验证方法学（Universal Verification Methodology,UVM）设计灵活可配置组件,搭建约束随机指令发生器,成功实现验证平台约束随机激励生成、具备可复用性和可配置性的特点,并针对RISC-V指令集的参考模型SPIKE库存在访存不灵活,受SPIKE库规定地址约束的问题,提出分级思想,根据指令对地址是否访问,分级设计了访存指令参考模型和非访存指令参考模型,成功提高访存指令的验证效率。实验结果表明,该验证平台功能覆盖率约达到100%,代码覆盖率约达到98%以上,具备良好的高效灵活性。     

基于CMMB标准的新型FFT处理器设计

针对中国移动多媒体广播(CMMB)系统中高速FFT处理器的设计要求,提出了一种新的适用大点数FFT算法的流水线实现结构.采用了混合基4/2、按频率抽取FFT算法,完成了4 096/2 048点,13 bit位宽,定点复数FFr的设计,两个点数的FFT变换能够采用同一套结构实现,节约了资源.设计全部采用VerilogHDL语言描述并通过FPGA仿真验证.     

一款基于MVR-CORDIC的高速64点基-4FFT处理器

文中设计了一款64点基-4FFT处理器,用改进的CORDIC （MVR-CORDIC）处理单元代替常规FFT处理器中的复数乘法器,改进的CORDIC处理单元在保证SQNR性能下,仅用极少次数的移位加法运算即可完成一次复数乘法,缩减了完成一次基本蝶形运算的时间并减小了面积开销。该FFT处理器结构采用两块独立的RAM,并对中间数据作“乒-乓”式存储操作以节省数据存储时间,从而提高完成一次FFT运算的速度。所设计的FFT处理器通过FPGA进行验证,结果表明平均完成一次64点FFT运算仅需要不到1μs。     

基于CORDIC算法的基4DIT-FFT处理器的设计

随着海洋开发和信息产业的发展,高速、大容量、高可靠性的水声通信系统成为研究热点。论述了一种用于水声通信系统中的基4DIT-FFT处理器的设计。该设计利用CORDIC算法优化蝶形运算单元,将复数乘法转换为硬件易于实现的加、减、移位运算,并通过Matlab对伸缩系数与旋转系数进行预处理,大大加快了运算速度且降低了系统复杂性。在此基础上设计了一种1024点12位的基4DIT-FFT处理器。     

一种基于FPGA的高性能FFT处理器设计

FFT算法是高速实时信号处理的关键算法之一,在数字EW接收机中有着广泛的应用前景。本文基于Xilinx公司的Vertex-IIPro系列FPGA,设计一种级联结构的1024点FFT处理器,采用基-4并行蝶算单元,能并行处理四路输入数据,极大地提高了FFT的处理速度。在系统时钟为100MHz时,完成1024点复数FFT运算仅需要2.56μs。     

面向移动图形顶点处理器的高性能低功耗定点特殊函数运算单元设计

该文提出了一种应用于移动顶点处理器的高性能低功耗定点特殊函数运算单元电路。该运算单元支持嵌入式图形标准OpenGL ES 1.X的定点数据格式,并支持小数点后16位精度的倒数、均方根、倒数均方根、对数和指数等初等函数运算。初等函数采用分段二次多项式插值方法近似计算,系数处理中引入2-1/2运算电路,相对于传统的设计在相同的精度下使整体的二次多项式查找表大小减少了29%。优化二次多项式插值算法的计算误差和截断误差,使电路的查找表大小、平方器、乘法器和加法器的面积、速度达到最优。该电路采用0.18m 的CMOS工艺实现,面积为0.112 mm2,芯片时钟频率达到300 MHz,功耗仅为12.8 mW。测试结果表明该定点特殊函数运算单元非常适合移动图形顶点处理器的初等函数计算应用。