系统芯片中低功耗测试的几种方法

在系统芯片可测试性设计中考虑功耗优化问题是当前国际上新出现的研究领域。在可测试性设计中考虑功耗的主要原因是数字电路在测试方式下的功耗比系统在正常工作方式下高很多。测试期间的功耗会引发系统成本上升，可靠性降低，成品率下降。本文介绍低功耗测试技术中的一些基本概念，对已有的几种主要的降低测试功耗方法进行分析，最后给出一种高性能微处理器的真速低功耗自测试方法。     

边界扫描测试技术的发展和影响

扼要介绍边界扫描测试技术的发展、IEEE1149系列测试标准及其影响     

基于边界扫描技术的互连测试

边界扫描技术是当前测试技术研究中的热点，主要介绍基于边界扫描的互连测试技术的原理、算法和应用。     

一种基于知识的可测试性设计

本文提出了一种基于知识的可测试性设计(DFT)方法。系统在“专家”知识的指导下,实现了分类的DFT。该方法采用选择跟踪插入测试点,几乎在线性时间内实现了可测试性的较优改进。该方法具有的自学习能力大大减小了DFT的计算量。     

一种遵循IEEE 1149.1标准的可测试性设计结构

IEEE ll49．1(也称JTAG)是支持芯片边界扫描的国际标准，提供了统一的测试访问端口。如今，它已成为芯片必不可少的一种“开销”。本文通过定制JTAG逻辑，以求用最少的开销，最简单灵活的方式来管理各种DFT逻辑。     

提高DFT设计测试覆盖率的一种有效方法

伴随着现代大规模集成电路制造工艺的快速发展,设计工程师必需直面芯片制造过程中可能产生的物理缺陷。现今流行的可测试性设计（DFT：Design For Testability）应运而生,并为保证芯片的良品率担任着越来越重要的角色。     

CMOS IC漏极静态电流测试技术的现状与发展

全面介绍了CMOS集成电路漏极静态电流(IDDQ)测试技术的现状、应用及其发展趋势。与其它主要用于检测逻辑功能的测试技术不同，IDDQ主要用于检测电路的物理缺陷和工艺故障。作为逻辑功能测试的重要补充，IDDQ技术可提高集成电路的可测性和故障覆盖率，保证集成电路的可靠性。     

基于外壳架构与测试访问机制的数字芯核可测试性设计

深亚徽米技术的应用以及芯核的嵌入性特点.使传统的测试方法不再能满足芯核测试的需要.IEEEStdl 500针对此问题提出了芯核的可测试性设计方案——外壳架构和测试访问机制.基于IEEE Stdl 500.以74373与741 38软梭为例,提出数字芯梭可测试性设计的方法,并通过多种指令仿真验证了设计的合理性;设计的TAM控制器复用JTAC-端口,节约了测试端口资源.提供了测试效率.     

集成电路可测试性的设计与实现

集成电路在现代生活中占有极其重要的地位,可测试性是集成电路发展过程中十分重要的一个方面。本文从集成电路测试的作用和特点出发,分析了集成电路可测试性的设计方法以及实现过程,所得结果可以作为相关方面的参考。     

一种片上可测试FLASH存储器的设计

介绍了一种片上FLASH存储器的设计与实现。通过对FLASH IP接口功能及时序的分析,实现了特定FLASH的控制逻辑;对FLASH增加了片外测试接口,便于片外测试。仿真结果表明,该设计可实现对FLASH的操作与片外测试功能。     

基于硅基板专用TAP控制器的Chiplet测试电路*

针对2.5D Chiplet中芯粒键合后的测试需求,在传统2D集成电路测试方法基础上,提出了一种基于硅基板专用测试访问端口（Test access port,TAP）控制器的Chiplet测试电路,该电路包括硅基板专用TAP控制器、硅基板测试接口电路和芯粒测试输出控制电路。其中,硅基板专用TAP控制器在传统TAP控制器的基础上增加了一个自定义的测试数据寄存器及对应指令,其输出控制信号可以灵活选择单个或多个芯粒进行测试。仿真结果表明,提出的测试电路可以解决2.5D Chiplet键合后测试控制问题,其并行测试大大缩短了测试时间,并且外部测试端口数量仅为5个。     

基于IEEE1149.4标准的验证电路设计

介绍了基于IEEE1149.4混合信号测试总线标准的验证电路设计,利用复杂可编程逻辑器件(CPLD)、模拟开关ADG202A和电压比较器LM3¨等器件,实现了该标准所定义的测试结构.它的设计与可观性实验及可控性实验验证了标准的有效性,对于今后推广标准在混合信号芯片中的应用将起到积极的作用.     

面向CMOS图像传感器芯片的3D 芯粒(Chiplet) 非接触互联技术

在后摩尔时代,3D芯粒(Chiplet)通常利用硅通孔(TSV)进行异构集成,其复杂的工艺流程会提高芯片制造的难度和成本。针对背照式(BSI)CMOS图像传感器(CIS)的倒置封装结构,该文提出了一种低成本、低工艺复杂度的3D Chiplet非接触互联技术,利用电感耦合构建了数据源、载波源和接收机3层分布式收发机结构。基于华润上华(CSMC)0.25 μm CMOS工艺和东部高科(DB HiTek)0.11 μm CIS工艺,通过仿真和流片测试验证了所提出的互联技术的有效性。测试结果表明,该3D Chiplet非接触互联链路采用20 GHz载波频率,收发机通信距离为5～20 μm,在数据速率达到200 Mbit/s时,误码率小于10^–8,接收端功耗为1.09 mW,能效为5.45 pJ/bit。     

模拟集成电路的边界扫描可测性设计方案

提出了一种基于边界扫描技术的模拟集成电路内建自测试方案。该方案依照IEEE 1149.4边界扫描测试标准, 在添加极少电路元件的基础上, 增加了电路性能测试单元(FTM), 能够充分利用电路系统中已有数模混合资源, 通过控制器内部向被测电路施加激励, 完成模拟集成电路的功能性测试。采用Cyclone II系列芯片EP2C35F672C8实现测试系统设计, 并以模拟集成滤波芯片MAX292为被测核心电路展开实验, 其频率特性的测试结果表明了该测试方案的正确性和系统测试的有效性。     

三维集成技术的现状和发展趋势

给出了三维技术的定义,并给众多的三维技术一个明确的分类,包括三维封装(3D-P)、三维晶圆级封装(3DWLP)、三维片上系统(3D-SoC)、三维堆叠芯片(3D-SIC)、三维芯片(3D-IC)。分析了比较有应用前景的两种技术,即三维片上系统和三维堆叠芯片和它们的TSV技术蓝图。给出了三维集成电路存在的一些问题,包括技术问题、测试问题、散热问题、互连线问题和CAD工具问题,并指出了未来的研究方向。     

基于边界扫描技术的SOC数字电路可测性设计

随着SOC系统的快速发展,如何对其进行有效的测试与诊断是当前研究的热点问题。从SOC数字电路可测试性设计的角度出发,基于边界扫描技术,设计了具有边界扫描结构的IP核,并对相应的测试方法进行了研究。通过仿真及时序分析,验证了该设计方法的可行性,为SOC系统的测试提供了新的思路。     

基于ISO14443A协议的RFID集成电路芯片测试系统的研究设计分析

基于ISO14443A协议的RFID集成电路芯片测试系统的设计研究对改善当前ATE的高成本、性能浪费等现象有积极意义。基于ISO14443A协议,利用RFID集成电路芯片设计了一个系统,从软硬件两个方面进行设计调试,并配合优化方案解决设计问题,最终结果表明设计系统运行效果佳,稳定性好,对于工业集成电路芯片测试系统的研究有一定价值。     

大规模集成电路可测性设计及其应用策略

随着集成电路的规模不断增大,集成电路的可测性设计正变得越来越重要.综述了可测性设计方案扫描通路法、内建自测试法和边界扫描法,并分析比较了这几种设计方案各自的特点及应用策略.     

基于边界扫描技术的集成电路测试系统设计与实现

介绍了边界扫描的技术原理,及其在集成电路测试中的具体应用,并给出了一种基于边界扫描技术的板级集成电路测试系统的方案及实现。