一种通用雷达信号处理机的设计

在基于VME总线或CPCI总线的雷达信号处理机中，板与板之间的数据传输速率受限于总线的速率。针对现有的雷达信号处理机板间的数据传输速率较低的问题，本文提出了一种新的设计方法，即采用DSP和FPGA相结合的设计方法，利用FPGA提供的高速串行收发通道进行板间的数据传输，使板间的数据传输速率获得大幅度的提升，同时也有效地改善了板内DSP间的数据传输问题。     

一种通用飞机航电系统的综合处理机设计

阐述通用飞机的综合化航电系统工程设计,航电系统的综合处理机技术,航电系统的总体方案,探讨综合处理机的架构设计、硬件组成,软件功能划分以及基于Flexray总线的模块间通信设计,实现基于Flexray的综合处理机软件的设计,从而满足综合处理机的工程要求。     

基于ADSP-TS201S的通用雷达信号处理机的设计

介绍了ADI公司新型DSP芯片ADSP-TS201S的主要性能，利用其超高性能的处理能力和易于构造多处理并行系统的特点，实现通用的雷达信号处理平台。采用将信号处理机划分为若干个模块的设计方法。使得研制周期短，系统可重构性好，对算法的适应性强。最后以数字脉冲压缩的算法为例。介绍了软件实现的编程方法。     

一种PD雷达信号处理机的设计

作者针对PD雷达的特点及重点实验室建设的需要，为满足与PD雷达有关的各种信号处理算法的实验，给出了一种基于DSP芯片的PD雷达信号处理机并行设计方案，给出了系统硬件平台的构成、硬件设计所需考虑的关键技术、默认软件算法的理论及实现方法等。该方案硬件平台采用并行结构，各处理单元之间数据为流水方式，各处理单元配置两个具有相同容量的乒乓结构式的输入／输出存储器，各处理单元软件采用模块化结构，彼此相对独立，便于对其中任一处理单元的软件算法进行更改及测试，进而可以方便地验证算法的可行性及效果。     

一种高速AD转换器与低速处理机连接设计方法

文章讲述高速ＡＤ转换器及附加电路的元件特性，结合实际应用，论述高速ＡＤ转换器及附加电路与低速微处理器连接的一种设计方法。     

一种双余度车载核心处理机的设计与实现

为适应车载电子系统综合化发展趋势,提高国内车载电子系统综合化水平,根据实际应用需求,设计了一种主从式冗余架构的车载核心处理机。该系统以可靠性好的CPCI总线为基础,采用综合化、模块化、层次化的系统结构设计方法,实现了能够进行冗余功能模块主从切换的综合化车载数据处理中心,为搭建车载综合化计算平台提供有力保障。     

一种二维有源相控阵雷达信号处理机的设计

为了满足二维有源相控阵雷达信号处理机快速和实时性的需求,本文设计和实现了一种基于DSP和FPGA的二维有源相扫雷达信号处理机.本信号处理机采用多核DSP搭配FPGA的设计架构,实现了高性能实时信号处理平台,可满足雷达系统算法需求,具有较高的实用性.     

一种成像制导信息处理机测试系统的设计

成像制导信息处理机是成像制导技术的核心,信息处理机性能的好坏对精确制导有着决定性的影响.成像制导信息处理机测试系统的研制对节省科研经费,提高成像制导武器的打击精度有着重要意义.针对信息处理机的工作过程及性能要求,设计了一种信息处理机的测试系统.该测试系统包含有多种数据接口,可以对信息处理机性能进行有效地测试,同时具有图像数据采集功能,满足了系统设计要求.     

一种多用途水声信号预处理机的设计与实现

介绍了一种多用途水声信号预处理机的具体设计,详细阐述了各模块电路的设计原理及工程实现,给出了部分电路的原理图。实验结果表明,所研制的预处理机白奇各项参数都达到了预期设计要求,具有低噪声、高增益、大动态范围和滤波可编程的特点,在教学和科研实验中取得了满意的应用效果。     

一种高性能FFT处理器的VLSI结构设计

针对高速数字信号处理的特点,研究了一种高性能FFT处理器的硬件结构。计算单元采用基4并行算法,使得基4碟形运算可以在一个时钟周期内完成,极大地提高了计算速度。根据该硬件结构,使用硬件描述语言和采用自顶向下的设计方法,完成了FFT处理器的电路设计。经硬件验证,达到设计要求。在系统时钟频率为100MHz时,1024点复数FFT的计算时间为12.8μs。     

一种基于数字信号处理器的媒体处理器结构及设计

设计了一种针对图像、音频、视频等多媒体数据的处理新型结构的媒体处理器。该媒体处理器由一个通用数字信号处理器及多媒体协处理器构成,其指令集包含了通用的数字信号处理指令及扩展的多媒体处理指令。多媒体协处理器中包含了多个专用于多媒体处理的功能模块,可以加速多媒体处理的进行。该媒体处理器具有强大的多媒体处理能力,可实现对JPEG压缩图像、MP3音频流或MPEG2的MP@ML级别的压缩视频流的实时解码。     

Power Analysis of a General Convolution Algorithm Mapped on a Linear Processor Array

We explore the energy dissipation of the Linear Processor Array (LPA) as a function of the number of available resources (Processor Units P) within the array. This number P is an important parameter, as it reflects performance, relates parallel processing to energy dissipation, and influences the scaling of the various parts of the LPA architecture (memory, address generator, communication network).To make a comparison of the different design variants for a fixed datawidth possible, we propose a high-level energy dissipation model of the processor, which is based on a detailed analysis of a general convolution algorithm.It is shown that the energy dissipation of the LPA can roughly be described by the relationship E _total N/P with N presenting the datawidth in pixels. This relationship is derived from two observations: first, the largest contribution to E _total is formed by the energy dissipated by the memories, and second, in our model of the LPA, the datawidth of the memories corresponds with the number of pixels N to be processed, which results in an increase of the access rate when P decreases.Furthermore, we have shown that the energy dissipation caused by communication within the LPA, increases with increasing number of resources: the trade-off between communication versus computation in parallel computing. This turns out to be negligible in the total energy dissipation, and we therefore conclude, that the optimum solution is found, when a full number of resources is applied within the LPA.     

用于红外图像处理的多级滤波器VLSI结构设计

提出了一种多级滤波器的VLSI硬件实现结构。通过增加多分辨率处理,改善了多级滤波器的滤波效果;使用并行流水结构设计,提高了该滤波器数据运算的吞吐率。使用SMIC的0.35μm单元库设计,芯片面积为6万等效门,工作频率为50MHz,满足红外序列图像的实时滤波要求。     

基于Nios处理器的模糊控制器设计

采用具有并行和串行处理方式的Nios处理器来设计基于推理算法的模糊控制器.从模糊推理算法的特征出发,对算法中并行处理的部分定义了相关的自定义指令;按照整个算法流程的串行特性设计模糊子函数.充分利用了Nios处理器的两种处理方式,并将其有机结合,提高了糊控制器的实时性和灵活性.     

面向实时图像处理应用的BAP1024芯片设计

本文给出了研制中的0.35μm CMOS工艺的超大规模并行阵列处理芯片BAP1024(Bit-serial Array Processor with 1024 process elements)的主要结构、EDA工具实现及参数指标.     

椭圆曲线密码处理器的高效VLSI设计与实现

采用复合武硬件设计方法，通过数学公式推导和电路结构设计，完成了一款GF（2m）域椭圆曲线密码处理器的高效VLSI实现。以低成本为目标，对算术逻辑模块的乘法、约减、平方、求逆，以及控制电路模块都进行了优化设计。按照椭圆曲线密码的不同运算层次，设计了不同层次的控制电路。该处理器综合在中芯国际SMIC0．18μm标准工艺库上．比相关研究的芯片面积节省48％，同时保证了很快的速度。     

用于边缘网络的网络处理器的设计

对网络处理器的结构设计、验证和性能评估等内容进行研究,设计了一种用于边缘网络应用的网络处理器,并对它进行了FPGA实现和评估分析。该网络处理器采用并发多处理结构,拥有完善的C语言开发环境和操作系统等基础软件支持,其单处理引擎和四处理引擎配置在Xilinx XC2VP30 FPGA上的运行频率为116.4MHz和83.5MHz,分别占用7100和15250个四输入LUT。实验和分析表明该网络处理器具有较高的效率和良好的可扩展性,能满足边缘网络的转发及远程控制等各领域的应用需求。     

基于神经网络的片上互连线电感提取法

通过将具有自学习能力和记忆功能的神经网络应用于平行导体间的电感计算，结合移动窗口方法搜索作用域，实现片上互连寄生电感参数提取。仿真例子表明，此方法能够快速、有效地实现电感提取，可作为VLSI互连线性能分析、设计的有效向导。