一种适用于VLIW数字信号处理器的嵌入调试结构

超长指令字(Very Lone Instruction Word,VLIW)结构是数字信号处理器(DSO))设计中的一种常用结构.用户在开发应用程序的过程中常常会出现错误,查找并修复错误的调试过程要求芯片具有硬件调试功能.对此提出了一种适用于VLIW结构DSP的嵌入调试结构,通过为数不多的调试接口,能够观察芯片的内部信号,设置芯片的状态,控制程序执行过程,从而实现芯片的硬件调试.最后,在一款VLIW结构的DSP-THUASDSP2004上,实现了提出的嵌入调试结构.     

定制VLIW结构实现四精度浮点基本函数

本文针对科学应用中基本函数种类多、实现复杂、使用频率低的特点,提出一种定制VLIW结构四精度浮点基本函数协处理器(QPC-Processor).该结构通过显示并行技术挖掘基本函数实现算法的并行性,在同一硬件平台上通过元操作的不同组合来计算多种基本函数.同时,本文还提出基本函数元操作序列到定制VLIW指令的映射算法,指导基本函数的设计.最后,在FPGA平台上进行验证.实验结果表明,相对软件实现,单个QPC-Processor能够取得6倍以上的加速比,而且,QFC-Processor在同一硬件平台上实现多种类型的算法,弥补单一算法的不足,获得较高的硬件资源利用率.     

基于PNX1500平台的H.264编码器优化与实现

针对Philips公司的多媒体处理芯片PNX1500硬件结构特点,设计了适应实时信号处理的高性能H.264编码器架构.采用了先进的快速变换和搜索算法,完成了对代码的逐步优化和调试.实验结果表明,该编码器能实现对各种运动幅度视频数据的快速编码,满足不同运动级别视频信号的实时处理.     

一种支持同时多线程的VLIW DSP架构

本文提出了一种支持同时多线程的动态分发超长指令字(VLIW)数字信号处理器(DSP)架构。该DSP架构上可以同时运行多个线程,功能单元可以执行来自多个线程的指令,有效地提高DSP的指令吞吐率。为了使多个线程的指令更有效地调度分发到功能单元,该DSP架构还支持指令动态分发,由硬件分发单元而不是编译器来完成多线程指令的动态分配。实验结果表明,相比于单线程而言,本文提出的VLIW DSP架构可以提高功能单元利用率,隐藏存储器访问时延,使处理器的指令吞吐率平均提高约26.89%。     

基于TMS320DM642平台的 H.264编码器优化与实现

针对TI公司的多媒体处理芯片TMS320DM642硬件结构特点,设计了适应实时信号处理的高性能H.264编码器架构。采用了先进的快速变换和搜索算法,完成了对代码的逐步优化和调试。实验结果表明,该编码器能实现对各种运动幅度视频数据的快速编码,满足不同运动级别视频信号的实时处理。     

BWDSP100数字信号处理器的指令缓存器设计

本文介绍了一种应用于高性能数字信号处理器BWDSP100的指令缓存器。该指令缓存器支持超长指令字,共有三级缓冲,每级缓冲包含16个指令槽。该指令缓存器可高效完成指令执行行的提取、拼接及废弃等操作,可有效提高DSP的指令执行效率。     

数字信号处理器的发展与应用

文章介绍了数字信号处理器的硬件特点、发展过程和在通信、工控、并行处理中的应用，最后指出了其发展方向。     

一种基于VLIW架构的高效DCT实现方法

文中提出了一种在VLIW架构DSP上计算AVS视频标准中DCT的方法。在对DCT变换矩阵进行分解的基础上,利用复数乘法实现矩阵乘法计算,并通过合理组织数据,实现了变换矩阵打包系数的复用,减少了寄存器占用,使得算法更适于进行循环展开和软件流水,从而实现更高的并行度,执行速度得到有效提升。在计算效率上,文中提出的计算方法比AVS标准中的快速算法提高了4.28倍,并且比现有方法的计算耗时减少了31.1%。     

面向具有VLIW结构DSP的汇编级翻译的方法

为了简化不同体系结构间代码迁移工作,提出一种面向具有超长指令字架构的数字信号处理器的汇编级翻译的方法.前端分析将汇编代码中的指令信息同语义映射为机器无关的中间表示.采用路径探测法移除分支指令延迟槽构建指令流图,并重构源程序控制流图.基于各条指令的时间戳分配和指令间的数据依赖关系分析,移动代码和修改时间戳来线性化并行代码.实验证明,该方法能够正确翻译汇编程序.     

改进型可过滤混合分支预测器

针对TAGE混合预测器T0表内容存在大量混叠以及TAGE混合预测器对历史相关性较低的指令预测准确率低的问题,文章提出了一种新的解决方案。该方案采用YAGS作为TAGE的基础预测器,并在TAGE前后各加一个过滤器,前端过滤器Filter1专用于过滤特定循环分支指令,后端过滤器Filter2专用于过滤和全局历史相关性低的分支指令。在CBP-2模拟环境下进行实验,同时测试改进后设计的预测器与现有的TAGE混合预测器,在256k硬件资源配置下,改进后的设计预测准确率指标为3.972MPKI,优于现有TAGE的4.411MPKI。由此可见改进后的设计具有一定的参考意义。     

Design and Implementation of a High-Performance and Complexity-Effective VLIW DSP for Multimedia Applications

This paper presents the design and implementation of a novel VLIW digital signal processor (DSP) for multimedia applications. The DSP core embodies a distributed & ping-pong register file, which saves 76.8% silicon area and improves 46.9% access time of centralized ones found in most VLIW processors by restricting its access patterns. However, it still has comparable performance (estimated in cycles) with state-of-the-art DSP for multimedia applications. A hierarchical instruction encoding scheme is also adopted to reduce the program sizes to 24.1∼26.0%. The DSP has been fabricated in the UMC 0.13 μm 1P8M Copper Logic Process, and it can operate at 333 MHz while consuming 189 mW power. The core size is 3.2 × 3.15 mm² including 160 KB on-chip SRAM.

一种VLIW循环指令的预取和优化策略

本文提出了一种VLIW处理器的预取和针对循环指令的优化策略.文中重点介绍了预取普通指令和处理循环指令的方法,以及普通预取和循环预取这两种预取模式间的切换方式.基于该设计和优化方案,可以有效减小取指操作的功耗.实验证明,在针对不同的应用上,减少的功耗从40％到90％不等,优化了该VLIW多运算簇DSP处理器的性能.     

一种混合型值关联间接跳转预测机制

 准确的间接跳转预测对现代处理器的性能和能耗有效性都具有重要意义.本文提出了一种混合型值关联间接跳转预测机制,通过混合使用多种关联信息以降低间接跳转误预测率.该机制一方面依赖于编译器根据高层次数据流信息识别间接跳转指令所对应的初始关联数据值.另一方面,该机制针对间接跳转预测的不同场景分别设计了两类关联信息:单一数据值和值历史,并实现了一种低开销的硬件结构,该硬件结构在运行时刻根据不同应用场景动态选择最佳关联信息引导间接跳转预测.实验结果表明,相对于传统的BTB预测器和最新的VBBI预测器,本文机制能够有效降低误预测率,提高程序性能并降低系统能耗.     

基于流体系结构的VLIW二维压缩及并行解压

VLIW（Very Long Instruction Word）指令因为含有较多的空操作导致严重的代码体积膨胀问题,代码压缩是解决这一问题的有效措施.VLIW代码压缩需要解决三个关键问题,一是提高压缩率;二是降低解压操作对性能的影响;三是分支目标重定位.针对流体系结构上的VLIW指令特点,提出了二维压缩,对VLIW进行垂直与水平两个方向上的压缩,且水平解压可以与代码执行并行,并通过设置堆栈寄存器缓存循环入口地址.实验结果表明二维压缩有效解决了VLIW代码体积膨胀问题,可以使指令存储器的面积减少36.48%,并使得整个CISP系统面积减少了7.85%.     

中频数字信号处理的DSP实现

介绍了软件无线电中频数字信号的处理方法及原理,并着重介绍了采用数字信号处理器(DSP)直接对中频数字信号进行数字下变频、基带和数字上变频的处理,从而使中频数字信号的处理更加灵活和方便。     

UNICORE体系结构中动态转移 预测机制的研究与设计

本文采用投合预测器(Agree predictor)的设计思想扩展UNICORE体系结构,旨在评测转移预测器中各项配置对单发射流水线结构的性能影响,为UNICORE体系结构改进提供定量依据.实验基于系统级模拟器,综合转移预测策略和转移目标缓冲器行为进行完整模拟,结论对于其它采用单发射流水线结构的微处理器设计具有较好的借鉴意义.     

An Implementation for Test-Time Reduction in VLIW Transport-Triggered Architectures

In this paper the implementation of the test strategy in a so-called Very Long Instruction Word Transport Triggered Architecture (VLIW-TTA) is discussed. The complete test strategy is derived referring to the results of test synthesis, carried out in the early phase of the design. It takes the area/throughput parameters into account. The test strategy, exploiting the regularity and modularity of the VLIW-TTA structure, remains general for an arbitrary application and instantiation of the TTA processor and is based on the partial scan approach along with the functional test. The test-time analysis, in order to justify our approach and show the superiority over the classical full-scan, has been performed. The results of our strategy are shown in a few examples at the end of the paper.     

变速率调制解调器的DSP实现

介绍了一种较为简单的抗干扰方式－－降低信息速率，分析了当系统采用该方式时系统误码率、误分组概率及信道利用率的提高并给出了仿真结果，最后介绍了如何用数字信号处理芯片Ｃ５０实现了可变速率的调制解调器。