可编程FIR滤波器的FPGA实现

介绍了FIR滤波器的基本的线性相位结构及FIR滤波器的抽头系数SD算法编码。给定滤波器的数字指标,用MATLB设计抽头系数,最后用Verilog HDL语言实现了一个16阶的FIR低通滤波器并在QuartusⅡ上仿真,并对仿真结果与理论值进行比较,波形仿真结果和理论值相吻和,最后将编程数据文件下载到FPGA芯片上。对于不同性能的FIR滤波器,抽头系数是变化的,因此只要对本设计的抽头系数重新在线配置,就可以实现不同的FIR滤波器。     

基于FPGA和Matlab的FIR数字滤波器

为了满足信号处理快速和灵活的要求,基于FPGA实现的FIR滤波器有这两方面的优势,使用Matlab中的FDATool计算出滤波器系数并分析其幅频特性,利用FPGA分别设计实现串行结构、全并行结构以及基于IP核的FIR数字滤波器。利用Matlab软件进行FIR滤波器仿真,并与基于FPGA实现滤波器的Modelsim仿真输出数据进行比较,结果表明,设计的FIR滤波器功能正确、滤波性能良好。通过对不同结构滤波器的资源占用情况和数据处理速度进行分析,得出不同应用场合可选择不同的滤波器结构的结论。     

一种基于MATLAB及FPGA的FIR低通滤波器的设计与实现

充分利用有限冲击响应数字滤波器(Finite Impulse Response digital filter,FIR)系数的对称特性,借助于MAT-LAB语言和现场可编程门阵列(FPGA)实现了一种高效的低通滤波器。设计过程中通过简化的VHDL语言编写程序,实现了加减乘法运算,使用优化的CSD编码技术缩短了乘法器的运算时间,采用FPGA滤波器芯片和QuartusⅡ软件搭建仿真电路、用Matlab软件进行理论验证。实验结果基本符合理论值,验证了此种滤波器的实现方法简单,计算速度快,节省硬件资源,抗干扰能力强,灵活,性能优于传统的FIR滤波器。     

基于IP核FIR滤波器的设计与FPGA实现

介绍了一种基于Altera公司IP核进行FIR数字滤波器的参数设计及在FPGA中的快速实现方法。为了达到FIR滤波器的性能要求,介绍了Matlab和IP核中信道冲激响应的阶数和时域系数的设计方法。编程实现了时域卷积运算,并给出了冲激响应和输入数据比特量化的方法和结果。为验证FIR滤波器设计的正确性,分别给出了Matlab和Model Sim中FIR低通滤波器的仿真输入波形和滤波输出波形。仿真结果表明,设计的滤波器通带信号完整,阻带滤波性能良好,该方法具有较好地适用性。     

一种低复杂度的稀疏FIR陷波滤波器的设计方法

FIR陷波滤波器具有线性相位、精度高、稳定性好等诸多优势,然而当陷波性能要求较高时,通常需要较高的阶数,导致FIR陷波滤波器硬件实现复杂度大大提高。该文基于稀疏FIR滤波器设计算法和共同子式消除的思想,提出一种低复杂度的FIR陷波滤波器设计方法。该方法首先采用稀疏滤波器设计算法得到满足频域性能设计要求的FIR陷波原始滤波器系数,然后对其进行CSD编码,并分析CSD编码量化系数集中所有的2项子式和孤子的灵敏度,最后根据灵敏度的大小依次选择合理的2项子式或孤子直接合成滤波器系数集。仿真结果表明,新算法设计实现的FIR陷波滤波器比已有的低复杂度设计方法最多可减少51%的加法器,有效地降低了硬件实现复杂度,大大节省了硬件资源。     

优化FIR数字滤波器的FPGA实现

基于提高速度和减少面积的理念,对传统的FIR数字滤波器进行改良。考虑到FPGA的实现特点,研究并设计了采用Radix2的Booth算法乘法器以及结合了CSA加法器和树型结构的快速加法器,并成功应用于FIR数字滤波器的设计中。滤波器的系数由Matlab设计产生。仿真和综合结果表明,Booth算法乘法器和CSA算法加法器树,在满足FIR数字滤波器的性能要求的同时,在电路实现面积上、尤其是速度上有明显的优化;并且当数据量越多时,优化也越明显。     

基于MATLAB的高性能半带滤波器设计

在数字滤波器的设计中,为了能够有效地进行抽取滤波,往往采用多级抽取的方法。文中引入一种半带FIR（有限冲激响应）滤波器来实现多级抽取。半带滤波器是一种特殊的低通FIR数字滤波器,它的通带和阻带关于二分之一Nyquist频率对称,因而有近一半的滤波器系数为0,所以用它来实现数字滤波可以大幅度地减少运算量,有利于滤波器的实时实现。半带FIR滤波器主要应用于多速率系统中,可以提高系统的效率。剖析了半带FIR滤波器的原理、性质及实现的方法,给出了基于MATLAB和QuartusⅡ联合的半带FIR滤波器的设计仿真过程,并对结果进行了分析。     

基于FPGA的半并行FIR滤波器设计

为了提高FIR滤波器的运算速度和降低的资源消耗,提出了一种新颖的半并行FIR滤波器设计方法,该方法有同定的延时,可以根据滤波器抽头数的不同,得到不同的最高数据输入速率。仿真结果表明,该滤波器设计方法存高速数字下变频器的设计中有较好的性能,并且通过优化设计,可以任一个FPCA实现多个该滤波器模块。     

基于FPGA的半并行FIR滤波器设计

为了提高FIR滤波器的运算速度和降低资源消耗,本文提出了一种新颖的半并行FIR滤波器设计方法。该方法有固定的延时．可以根据滤波器抽头数的不同,得到不同的最高数据输入速率。仿真结果表明,该滤波器设计方法在高速数字下变频器的设计中有较好的性能．并且通过优化设计．可以在一个FPGA实现多个滤波器模块。     

基于FPGA的串行多阶FIR滤波器设计

FIR滤波器的设计分为滤波器系数计算和滤波器结构的具体两个部分。为说明使用FPGA实现FIR的灵活性,文中列举了一个多阶串行FIR滤波器实例,并给出主要的源代码和相关模块的时序和功能说明,最后使用Matlab和Quartusii联合仿真验证了FPGA硬滤波器工程的正确性。     

FIR filters with field-programmable gate arrays

Distributed arithmetic techniques are the key to efficient implementation of DSP algorithms in FPGAs. The distributed arithmetic process is briefly described. A representative DSP design application in the form of an 8 tap FIR filter is offered for the Xilinx XC3042 field programmable logic array (FPGA). The design is presented in sufficient detail—from filter specifications via filter design software through detailed logic of salient data and control functions to obtain a realistic placing and routing of configurable logic block (CLBs) and in/out block (IOBs) components for simulation verification and performance evaluation vis-a-vis commercially available dedicated 8 tap FIR filter chips.     

基于MATLAB和DSP的数字滤波器设计

介绍了有限冲激响应（FIR,Finite Impulse Response）数字滤波器的原理以及如何根据给定的技术指标设计所需的FIR数字滤波器。运用MATLAB软件提供的滤波器设计工具FDATool得到滤波器的系数,在CCS集成开发环境下,完成了线性移位缓冲区法的FIR滤波器的软件仿真。仿真结果表明：滤波器达到了给定...     

基于FPGA的FIR滤波器的性能研究

目前FIR滤波器的一般设计方法比较繁琐,开发周期长,如果采用设计好的FIR滤波器的IP核,则开发效率大为提高。本方案基于Altera公司的Cyclone Ⅱ系列芯片EP2C8Q208C8N,首先利用MATLAB中的滤波器函数fir2得出需产生的FIR滤波器的系数,再导入FIR IP Core,成功完成了FIR数字滤波器的设计。另外分析了阶数与不均匀采样数据对FPGA资源的影响和对生成FIR滤波器的输出性能的影响,并将实际输出的幅频特性图与我们需要的幅频特性图相比较,验证生成的FIR数字滤波器的性能。     

A mixed-signal approach to high-performance low-power linearfilters

We present a new approach to the design of high-performance low-power linear filters. We use p-channel synapse transistors as analog memory cells, and mixed-signal circuits for fast low-power arithmetic. To demonstrate the effectiveness of our approach, we have built a 16-tap 7-b 200-MHz mixed-signal finite-impulse response (FIR) filter that consumes 3 mW at 3.3 V. The filter uses synapse pFETs to store the analog tap coefficients, electron tunneling and hot-electron injection to modify the coefficient values, digital registers for the delay line, and multiplying digital-to-analog converters to multiply the digital delay-line values with the analog tap coefficients. The measured maximum clock speed is 225 MHz; the measured tap-multiplier resolution is 7 b at 200 MHz. The total die area is 0.13 mm². We can readily scale our design to longer delay lines     

A programmable FIR digital filter using CSD coefficients

An area-efficient programmable FIR digital filter using canonic signed-digit (CSD) coefficients was implemented that uses a switchable unit-delay to allocate the desired number of nonzero CSD coefficient digits to each filter tap. The prototype chip can allocate up to 16 pairs of nonzero CSD coefficient digits for a linear-phase filter, thus realizing filters with 32 linear-phase taps operating at 180 MHz with two nonzero CSD digits per filter tap. Additional nonzero CSD digits can be allocated to filter taps at the penalty of a reduced filter length and a reduced data-rate. The chip was implemented with 16-bit I/O in a die size of 5.9 mm by 3.4 mm using 1.0-μm CMOS technology     

基于MATLAB与CCS的FIR滤波器的C语言实现

为保证所设计的FIR数字低通滤波器具有严格的线性相位,在对几种FIR基本结构的比较之后,采用了线性相位FIR滤波器的直接型结构。使用Matlab内置函数计算出滤波器的系数和检验滤波器的频率响应特性。采用C语言实现数字滤波器的设计,并在集成开发环境代码调式器(Code Composer Studio,CCS)上进行仿真,仿真结果表明,所设计的数字低通滤波器能够满足系统实时性和不失真要求。     

基于SystemView数字滤波器设计的仿真与分析

SystemView是一个动态系统分析设计软件,具有强大的数字信号处理功能,文中介绍了基于SystemView数字滤波器的设计,它集IIR和FIR滤波器于一身,且IIR滤波器的模拟滤波器原型、FIR滤波器的窗函数及相关参数很容易通过设计界面进行设置。仿真结果表明,所设计出的滤波器符合设计要求和指标。     

Blind input, initial state, and system identification of SIMO Laguerre systems

Laguerre filters have infinite impulse responses (IIRs) but with finite tapped delay-line parameterizations. This paper investigates subspace-based blind identification of Laguerre filter tap coefficients, the internal filter state, and the input, given only noisy observations of the output. This paper deals only with single-input, multiple-output (SIMO) Laguerre models. A state space model for the SIMO Laguerre system is derived from which blind estimation algorithms are developed. As in the finite impulse response (FIR) case, the Laguerre filter taps coefficients can be estimated from the column space of a certain Hankel matrix constructed from noisy output observations, whereas the internal state and input can be estimated from the row space by exploiting state space structure. While not exactly uniquely identifiable, conditions are given for which the tap coefficients, the internal state, and the input can be determined to within a multiplicative scalar factor.     

FIR digital filter-based ZCDPLL for carrier recovery

The objective of this work is to analyse the performance of the newly proposed two-tap FIR digital filter-based first-order zero-crossing digital phase-locked loop (ZCDPLL) in the absence or presence of additive white Gaussian noise (AWGN). The introduction of the two-tap FIR digital filter widens the lock range of a ZCDPLL and improves the loop’s operation in the presence of AWGN. The FIR digital filter tap coefficients affect the loop convergence behaviour and appropriate selection of those gains should be taken into consideration. The new proposed loop has wider locking range and faster acquisition time and reduces the phase error variations in the presence of noise.