32位浮点阵列乘法器的设计及算法比较

讨论了乘法器用于补码运算的几种算法。通过比较，发现改进型Booth算法是较为理想的算法。该算法在不考虑乘数和被乘数符号的情况下，都可以用统一的步骤来完成乘法运算，而立无需对乘积作任何修王，这极大地提高了乘法器的运算速度。结合改进型Booth算法，设计了一个高性能32位浮点阵列乘法器，它能在单个时钟周期内完成一次24位整数乘或32住浮点乘。该乘法器适于VLSI实现，巳被应用于DSP芯片设计之中。     

三种高速乘法器的实现原理及性能比较

本文介绍了三种高速乘法器架构：阵列乘法器、修正布斯算法(MBA)乘法器、华莱士(WT)乘法器，并对基于以上三种架构的32位乘法器性能进行了比较。选择乘法器，应根据实际应用。从面积、速度、功耗等角度权衡考虑。     

流水线阵列乘法器的功耗分析和优化

针对流水线结构阵列乘法器，分别采用寄存器翻转统计和门级翻转率统计的方法进行了功耗分析，创新地提出了一种通过增加判断逻辑进行数据预分流以实现功耗优化的方法。实验结果证明，这种优化方法能够带来明显的功耗节省。类似方法也可普遍用于逻辑行为对称但实现结构不对称的数据通路单元的低功耗设计实现中。     

一种适于VLSI实现的并行乘法器结构

本文首先讨论了数据格式与改进Booth算法的关系。用简化部分积的扩展符号位所在全加器的连接的方法提出了一种适于VLSI实现的并行乘法器结构。该结构已用于16×16和12×12高速乘法累加器的全定制设计中。     

具有并发结构的CMOS数字乘法器设计

本文简要介绍了几种结构的数字乘法器。着重讨论了以大规模集成电路为基础的并发结构数字乘法器的设计和性能。给出了并发结构四位数字乘法器的功能模拟结果及CMOS工艺版图。     

数字信号处理器中阵列乘法器的研究与实现

文章讨论了基本的线形阵列加法器和基于水平压缩矩阵的并行阵列加法器，在此基础上提出了一种改进的阵列乘法器结构．通过生成多位的部分积，大大减少进位传输的延迟，提高乘法器的速度，并通过对三种结构的实现效率进行对比得到了验证。     

32位嵌入式定/浮点乘法器设计

文章提出一种RISC MCU中的32位嵌入式定／浮点乘法器的设计，用于完成32位定／浮点乘除法。利用一种新的改进型三阶Booth算法，并采取Wallace树结构及CSA加法器，与基于二阶Booth算法的设计相比，该乘法器运算速度提高了1／3以上。     

43位浮点流水线乘法器的设计

提出一种浮点流水线乘法器IP芯核。该乘法器采用改进的三阶Booth算法减少部分积数目,提出了一种压缩器混用的Wallace树结构压缩阵列,并对关键路径中的5-2压缩器、4—2压缩器和64位CLA加法器进行了优化设计,有效降低了乘法器的延时和面积。经FPGA仿真验证表明,该乘法器运算能力比Altera公司近期提供的同类乘法器单元快15．4％。     

一种双精度浮点乘法器的设计

设计了一个双精度浮点乘法器。该器件采用改进的BOOTH算法产生部分积，用阵列和树的混合结构实现对部分积的相加，同时，还采用了快速的四舍五入算法，以提高乘法器的性能。把设计的乘法器分为4级流水线，用FPGA进行了仿真验证，结果正确；并对FPGA实现的时序结果进行了分析。     

阵列乘法器通路时延故障的内建自测试

阵列乘法器因高度集成和高速运行,容易受到时延故障的困扰.该文对阵列乘法器的通路时延故障提出了一种用累加器实现的以单跳变序列作为测试序列的内建自测试方案.已有的理论和实践表明采用单跳变测试序列比多跳变序列具有更高的测试鲁棒性.同时,该文的测试方案在测试通路覆盖率和测试向量数之间做到了兼顾.仿真结果表明这种单跳变测试序列具有高测试通路覆盖率.此外,测试生成通过系统已有累加器的复用可节省硬件成本开销.