高速乘法器的􀀂 性能比较

对基于阵列乘法器、修正布斯算法（MBA）乘法器、华莱士（WT）乘法器和MBA－WT混合乘法器的四种架构的32位乘法器性能进行了比较，在选择乘法器时，应根据实际应用，从面积、速度、功耗等角度权衡考虑。     

三种高速乘法器的实现原理及性能比较

本文介绍了三种高速乘法器架构：阵列乘法器、修正布斯算法(MBA)乘法器、华莱士(WT)乘法器，并对基于以上三种架构的32位乘法器性能进行了比较。选择乘法器，应根据实际应用。从面积、速度、功耗等角度权衡考虑。     

一种改进的基4-Booth编码流水线大数乘法器设计

大数乘法器是密码算法芯片的引擎,它直接决定着密码芯片的性能.由此提出了一种改进的基4-Booth编码方法来缩短Booth编码的延时,并提出了一种三级流水线大数乘法器结构来完成256位大数乘法器的设计.基于SMIC0.18μm工艺,对乘法器设计进行了综合,乘法器的关键路径延时3.77ns,它优于同类乘法器.     

一种双精度浮点乘法器的设计

设计了一个双精度浮点乘法器。该器件采用改进的BOOTH算法产生部分积，用阵列和树的混合结构实现对部分积的相加，同时，还采用了快速的四舍五入算法，以提高乘法器的性能。把设计的乘法器分为4级流水线，用FPGA进行了仿真验证，结果正确；并对FPGA实现的时序结果进行了分析。     

定点符号高速乘法器的设计与FPGA实现

文章系统地研究了符号定点高速乘法器的实现算法和结构，采用了修正布斯算法，华莱士压缩树．4：2压缩器，伪4：2压缩器以及平方根求和结构。采用VerilogHDL实现了整个乘法器，在单个时钟周期完成一次16位的符号数乘法。为了验证该乘法器的性能，在VertexII-xc2v1000实现了该乘法器，频率可达62．27MHz。每秒钟可完成6227万次16位的符号乘法。     

基于Booth\CSD混合编码的模2~n+1乘法器的设计

在余数系统的设计中,模加法器和模乘法器的设计处于核心地位,尤其是模乘法器的性能,是衡量余数系统系能的主要标志之一。文中先推导出Booth编码下的模2n+1乘法器设计的算法,然后针对Booth编码模乘法器设计中译码电路复杂的问题,提出了一种基于Booth/CSD混合编码的模乘法器设计方法,基于Booth/CSD编码的模乘法器部分积的位宽相对传统的Booth编码乘法器而言,减少了50%;经试验证明,与传统的基-Booth编码的模乘法器相比这种混合编码的模乘法器的速度提高了5%,面积减少24.7%。     

基于Booth\CSD混合编码的模 乘法器的设计

在余数系统的设计中,模加法器和模乘法器的设计处于核心地位,尤其是模乘法器的性能,是衡量余数系统系能的主要标志之一。文中先推导出Booth编码下的模 乘法器设计的算法,然后针对Booth编码模乘法器设计中译码电路复杂的问题,提出了一种基于Booth/ CSD混合编码的模乘法器设计方法,基于Booth/CSD编码的模乘法器部分积的位宽相对传统的Booth编码乘法器而言,减少了50%;经试验证明,与传统的基-Booth编码的模乘法器相比这种混合编码的模乘法器的速度提高了5%,面积减少24.7%。     

20×18位符号定点乘法器的FPGA实现

在数字信号处理中经常需要进行乘法运算,乘法器的设计对整个器件的性能有很大的影响,在此介绍20×18比特定点阵列乘法器的设计.采用基4-Booth算法和4-2压缩的方案,并采用先进的集成电路工艺,使用SMIC 0.18μm标准单元库,提高了乘法器的速度,节省了器件.利用Xilinx FPGA(xc2vp70-6ff1517)对乘法器进行了综合仿真,完成一次乘法运算的时间为15.922 ns,在减少乘法器器件的同时,提高了乘法器的速度,降低了器件的功耗.     

一种快速有限域乘法器结构及其VLSI实现

提出了一种快速有限域乘法器结构.将多项式被乘数与乘数各自平分成两个子多项式,并使用数字乘法结构计算这些子多项式的乘积.通过改变数字乘法结构的数字大小D,来均衡乘法器性能和实现复杂度.为了简化模不可约多项式f(x)运算,采用特殊多项式AOP(all one polynomials)和三项式,产生有限域GF(2m).这种乘法器与LSD乘法器相比,在数字大小D相同时,可将运算速度提高1倍.这种乘法器结构适合高安全度密码算法的VLSI设计.     

嵌入式处理器的浮点乘法器设计

利用阵列乘法器中的压缩部分积的思想,通过对传统的串行执行乘法器的改造,提出了一种带压缩器的串行执行浮点乘法器,分析了具有不同压缩模块结构的乘法器的性能.实验表明,该乘法器可以有效地提高传统的串行乘法器的性能,而面积要小于阵列乘法器.