UHF RFID阅读器中优化小数频率综合器设计

给出了一个采用0.18μm CMOS工艺实现,基于三阶、三比特增量-总和调制技术,用于单片超高频射频识别阅读器的小数分频频率综合器。根据所采用的直接变频收发机结构特点及EPCglobal C1G2、ETSI协议的射频部分规范,确定阅读器本地振荡源相位噪声指标要求。测试结果表明:通过配置调制器的噪声传递函数零点,可使该频率综合器200 kHz频偏处的相位噪声得到有效抑制;当从1.8 V电源电压上抽取9.6 mA电流时,距离900 MHz测试中心频率200 kHz、1 MHz频偏处的相位噪声分别为-103与-132 dBc/Hz。     

单片UHF RFID阅读器中频率综合器的研究

根据EPC global C1G2射频协议要求以及我国的射频识别协议草案,提出了一种应用于860～960 MHz UHF波段单片射频识别(RFID)阅读器的3阶Ⅱ型电荷泵锁相环(CPPLL)频率综合器,其输入参考频率为250 kHz.电路采用MOSlS IBM 0.18μm RF/MM CMOS工艺,仿真结果表明:锁相环输出频率范围为760 MHz～1.12 GHz,锁相环输出频率为900 MHz时,相位噪声为-113.1 dBc/Hz@250 kHz,-120.4 dBc/Hz@500 kHz.电源电压3.3 V,消耗总电流9.4 mA.     

符合EPC C1G2标准的UHF RFID阅读器数字基带ASIC实现

为了实现UHF RFID单芯片阅读器,提出了一种UHF RFID阅读器数字基带的电路结构.该数字基带基于EPC Global Classl Gen2标准,对PIE编码、升余弦滤波器、希尔伯特滤波器、CRC5/16校验单元、FIR和IIR信道滤波器、采样电路、FM0译码、碰撞检测、控制单元等模块进行算法级、RTL级、网表级和物理级版图设计,后仿各项功能正确,符合系统要求.按照标准ASIC设计流程进行物理设计实现,并采用IBM 0.13 μm 8金属的RF数模混合工艺流片.设计的RFID数字基带系统约27万门,面积为3 mm×3 mm,可应用于单芯片RFID阅读器.     

单片UHF RFID阅读器中低噪声频率综合器的设计

结合EPC global C1 G2协议和ETSI规范要求,讨论了频率综合器噪声性能需求,并设计实现了用于单片CMOS UHF RFID阅读器中的低噪声三阶电荷泵锁相环频率综合器.在关键模块LC VCO的设计中,采用对称LC滤波器和LDO 调节器提高VCO相位噪声性能.电路采用IBM 0.18 μm CMOS RF工艺实现,测得频率综合器在中心频率频偏200 kHz和1 MHz处相位噪声分别为-109.13 dBc/Hz和-127.02 dBc/Hz.     

UHF RFID阅读器中低噪声Σ小数频率综合器的设计

采用0.18μmRF CMOS工艺结合EPC C1G2协议和ETSI规范要求,实现了一种应用于CMOS超高频射频识别阅读器中的低噪声ΔΣ小数频率综合器。基于三位三阶误差反馈型ΔΣ解调器,采用系数重配技术,有效提高频率综合器中频段噪声性能;关键电路VCO的设计过程中采用低压差调压器技术为VCO提供稳定偏压,提高了VCO相位噪声性能。多电源供电模式下全芯片偏置电流为9.6mA,测得在中心频率频偏200kHz、1MHz处,相处噪声分别为-108dBc/Hz和-129.8dBc/Hz。     

UHF RFID阅读器基带处理接收端电路的设计

根据UHF RFID阅读器实现的IQ两路正交调制解调的零中频方案,设计和实现了阅读器基带处理芯片接收端电路,包括电路总体结构及解调器、解码器等关键模块的设计,完成其RTL设计、仿真及FPGA原型验证.该设计在物理层数据编码、调制方式及其他关键技术进行了改进,性能上有很大的提高.     

UHF RFID阅读器中的堆叠式CMOS LNA设计

提出了一种基于0.25μm标准CMOS工艺,可用于UHF RFID（超高频射频识别）阅读器前端的低噪声放大器。根据低噪声放大器的匹配、噪声和增益分析,结合射频识别系统的理论计算,提出堆叠器件的电路结构达到电流复用,以降低功耗并保证增益。测试结果表明,在2.5 V供电时,放大器可以提供约26.3 dB的前向增益,噪声系数约为1.9 dB,放大电路从电源电压上抽取5.8 mA左右的工作电流,反向隔离度达到-40 dB,放大器的IIP3约为-15 dBm。     

一种用于单片UHF RFID阅读器中的低相位噪声LC VCO设计

介绍了一种适用于UHF RFID(Radio Frequency Identification)阅读器的低相位噪声压控振荡器(VCO)电路.通过在传统的VCO电路中加入抑制电源噪声的regulator并在共模端加入平衡滤波电路对尾电流源的二次谐波分量进行抑制来降低1/f3区域的相位噪声,同时选取合适的电感值及其Q值使得VCO在1/f2区域也能获得较佳的相位噪声性能.同时,文中给出了本设计中使用的低噪声基准源电路.整个电路采用UMC0.18 μm MM/RF CMOS工艺实现,仿真与测试结果显示所提出的VCO结构和传统VCO相比几乎在所有区域内对相噪声均有5 dB的改善.本设计使用的电源电压为3.3 V,VCO中心频率为1.8 GHz,调谐范围约为11%,频偏1MHz处相位噪声约为-127 dBc/Hz,总电流约为7.2 mA.     

新型RFID阅读器接收电路设计

射频识别（RFID）系统,由于其智能、快速、耐久、记忆容量大等优点,拥有广阔的应用发展前景。主要研究了UHF频段RFID阅读器接收电路的设计,分析了其零中频接收电路结构,解决了由RFID系统自身特殊性所带来的零点问题和直流漂移,最终通过仿真验证了该电路结构的可行性。     

UHF RFID标签基带处理器的低功耗设计

随着超高频RFID标签的应用越来越广泛,在提高其性能上的需求也越来越迫切.对于无源标签,工作距离是一个非常重要的指标.要提高工作距离,就要降低标签的功耗.着重从降低功耗方面阐述了一款基于ISO18000-6 Type C协议的UHF RFID标签基带处理器的设计.简要介绍了设计的结构,详细阐述了各种低功耗设计技术,如动态控制时钟频率、寄存器复用、使用计数器和组合逻辑代替移位寄存器、异步计数器、门控时钟等的应用.结果证明,这些措施有效地降低了功耗,仿真结果为在工作电压为1 V,时钟为2.5 MHz时,功耗为4.8 μW;目前实现了前三项措施的流片,测试结果表明工作电压为1 V,时钟为2.5 MHz时,功耗为8.03 μW.     

UHF RFID读写器射频前端电路设计

RFID近年来发展迅速,广泛应用在物流、交通、军事等领域.在研究RFID读写器设计的基础上,提出了符合EPC Class-1,Generation-2标准的UHF RFID读写器射频前端的电路设计方案,着重设计了射频前端中频滤波模块和低噪声放大模块的电路.电路设计基于0.18 μmCMOS工艺标准的单元库,采用EDA工具对电路进行了性能分析.仿真结果表明中频滤波模块和低噪声放大模块性能良好,符合EPC Class-1,Generation-2标准.     

UHF RFID标签基带处理器的ASIC设计

提出了一款基于EPC Class1 Generation2协议的UHF RFID标签基带处理器。考虑到工作距离是无源标签的一个重要指标,要提高工作距离,就要降低标签功耗,采取了一系列低功耗措施,如2.56MHz和1.28MHz的双时钟策略、增加单元开关功能以及使用异步计数器等。设计采用TSMC 0.18μm工艺,工作电压为1.8V,功耗为6.4μW,版图尺寸为415μm×398μm。采用Xilinx的FPGA开发平台进行验证,测试结果满足C1G2协议要求。     

超高频RFID读写器基带处理器的设计

为实现单芯片的超高频读写器,提出了一种读写器基带处理器的设计方案.设计采用了微处理器IP核在AFS600上搭建一个读写器数字基带,在原本不支持调试模式的微处理器上扩展了片上调试功能,为集成开发环境Keil开发出动态链接库实现了对数字基带的在线调试.为实现ISO/IEC 18000-6C协议,用硬件实现了收发通路原型,并在AFS600平台上完成了FPGA验证.设计采用TSMC 0.25 μm Embedded Flash工艺完成了芯片的版图设计.该基带处理器实现了读写器基带和标签的正常通信,为最终实现单芯片读写器创造了条件.     

Design of Reader Baseband Receiver Structure for Demodulating Backscattered Tag Signal in a Passive RFID Environment

In this paper, we present a demodulation structure suitable for a reader baseband receiver in a passive radio frequency identification (RFID) environment. In a passive RFID configuration, an undesirable DC‐offset phenomenon may appear in the baseband of the reader receiver, which can severely degrade the performance of the extraction of valid information from the received tag signal. To eliminate this DC‐offset phenomenon, the primary feature of the proposed demodulation structures for the received FM0 and Miller subcarrier signals is to reconstruct the signal corrupted by the DC‐offset phenomenon by creating peak signals from the corrupted signal. It is shown that the proposed method can successfully detect valid data, even when the received baseband signal is distorted by the DC‐offset phenomenon.     

无源UHF RFID芯片中低功耗基带处理器的设计

对UHF RFID标签芯片的数字基带处理器结构及工作原理进行了分析。该基带处理器兼容ISO18000-6C协议。采用一系列先进的低功耗技术,如门控时钟技术、减小工作电压、降低时钟频率等,以降低无源射频识别标签的功耗。整个标签芯片采用TSMC 0.18μm 1P5M嵌入式EEPROM混合CMOS工艺实现。测试结果表明,该芯片正常工作的最低电压仅为1 V,平均电流为6.8μA,功耗为6.8μW,面积仅为150μm×690μm。     

超高频射频识别读写器的研究与设计

超高频射频识别系统具有存储容量大、读写速度快、识别距离远和可同时读写多个电子标签等特点,已经在众多领域得到了广泛的应用。为了满足市场需求,文章对超高频读写器的内部结构进行了研究,并提出了一种基于ARM的超高频射频识别系统读写器的设计方案。文中从硬件和软件两个方面对读写器的设计进行了阐述,给出了读写器的设计结构、工作流程...