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一款低功耗SoC芯片的时钟管理策略 总被引:3,自引:2,他引:1
文章提出一种系统级和RTL级协同设计的时钟管理策略,显著地降低了时钟网络的动态功耗,弥补了现有工具只能在设计后期才能发挥作用的不足,达到降低整个SoC芯片功耗的目的;同时,分析该方案实现中可能存在的问题.并给出解决方案。 相似文献
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基于门控时钟的低功耗MCU的设计与实现 总被引:1,自引:1,他引:0
文章研究了一种基于门控时钟的低功耗MCU的设计与实现,详细阐述了门控时钟的实现机制,以及为避免引入诱导噪声所采取的措施。经过Power Compiler分析和VCS仿真,使这种基于门控时钟的低功耗MCU在性能几乎没有损失的情况下,降低了5%—15%的功耗,而芯片面积仅增加4%。最后,采用TSMC 0.35um CMOS工艺实现了该低功耗MCU。 相似文献
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高速时钟与数据恢复电路技术研究 总被引:2,自引:0,他引:2
本文根据数据恢复时,本地时钟与输入数据之间的相位关系及其实现方式的不同,将高速时钟与数据恢复(CDR,Clock and Data Recovery)电路技术分为三类,也即前馈相位跟踪型,反馈相位跟踪型,以及盲过采样型。进而又分别对每一类型进行了细分并分别进行了深入的剖析和比较。最后又给出了不同应用环境下,CDR技术的选择策略,并指出了CDR技术的发展趋势。本文通过对高速CDR技术详尽而又深刻的分析比较,勾勒出了一个高速CDR技术的关系及发展演化图,使读者能够对现存的高速CDR技术及其发展趋势有一个前面而又清晰的认识。 相似文献
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基于整数分频锁相环结构实现的时钟发生器,该时钟发生器采用低功耗、低抖动技术,在SMIC 65 nm CMOS工艺上实现。电路使用1.2 V单一电源电压,并在片上集成了环路滤波器。其中,振荡器为电流控制、全差分结构的五级环形振荡器。该信号发生器可以产生的时钟频率范围为12.5~800MHz,工作在800 MHz时所需的功耗为1.54 mW,输出时钟的周期抖动为:pk-pk=75 ps,rms=8.6 ps;Cycle-to-Cycle抖动为:pk-pk=132 ps,rms=14.1 ps。电路的面积为84μm2。 相似文献
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以基于Cadence CCOPT引擎设计时钟树为例,介绍了以降低时钟树功耗为主要目的,使用门控技术,以及选择合适缓冲器、反相器构建时钟树的方法。通过完成物理设计动态仿真和功耗分析的数据表明,在保证时序收敛的前提下,使用门控技术和选用不同缓冲器、反向器对整个时钟树的功耗及性能影响进行分析。实验结构表明,对使用门控技术芯片的功耗在不同的操作条件下,整个时钟树上的功耗节省约50%;适合使用缓冲器和方向器构建时钟树。同时,在使用达到相同驱动的能力缓冲器和反相器情况下,使用缓冲器的时钟树较使用反相器的时钟树节省30%。 相似文献
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设计了一种适合射频电子标签的高精度时钟产生电路,在分析影响输出频率稳定性各因素的基础上,针对标签电路低功耗宽工作环境的要求,提出一种全CMOS结构带隙基准做偏置的电流受限型环形振荡器.全MOS自偏置PTAT迁移率和阈值电压互补偿带隙基准源的设计,使时钟电路受电源电压和温度的影响极小.全电路采用TSMC 0.18 μm CMOS工艺实现.HSpice仿真结果表明:电源电压为1.2~2 V,温度从-10~ 70 ℃变化时,带隙基准温度系数和电源电压抑制比分别为12 ppm/℃和59 dB,时钟稳定度在±2.5%以内,电路平均功耗仅为4 μw. 相似文献
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设计了一种应用于28 Gbit/s高速串行接口的低噪声时钟发生器,包括全差分电荷泵、差分环路滤波器、差分压控振荡器。为了降低相位噪声,采用全差分结构来降低共模噪声和电流失配。为了进一步降低小数分频器引入的噪声,提出一种基于计数器的分频器。为了保证时钟发生器在各种工艺和温度偏差下均能自动锁定,设计了自适应调谐电容电路。采用65 nm CMOS工艺进行设计,芯片面积为0.36 mm2,整体功耗为36 mW。后仿真结果表明,该时钟发生器在14 GHz 锁定后的相位噪声是-113 dBc@1 MHz,压控振荡器的调谐范围是12.8~15.0 GHz,自动锁定电路能在全调谐范围内对电路进行自动调整和锁定。 相似文献
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一种高速低功耗LVDS接收器电路的设计 总被引:1,自引:0,他引:1
介绍了LVDS系统链路结构及数据传输原理,分析了LVDS标准对接收器电路的需求,文中基于65 nm 数字CMOS工艺设计,实现了一种高速低功耗LVDS接收器电路。仿真结果表明,在2.5 V电源电压工作下,该LVDS接收器具有2 Gbit·s-1的数据传输速率,平均功耗为3 mW。 相似文献
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基于SMIC 0.18μm CMOS工艺,设计了一种基于电容充放电的新型低功耗时钟发生器。为了减小温度变化引起的频率波动,设计了负温度系数偏置电路。采用了传统的占空比调节电路,可调节振荡波形的占空比。仿真结果显示,在3.3 V电源电压下,该振荡器可以稳定输出7.16 MHz频率的信号,相位噪声为-104.4 dBc/Hz,系统功耗为1.411 mW,其中环形振荡器功耗为0.811 mW。在-40℃~110℃温度变化范围内,振荡器的频率变化为7.116~7.191 MHz,容差在1.05%以内。同其他时钟发生器相比,该电路具有结构简单、功耗低,以及在宽温度范围内具有较高的频率稳定性等显著特点,能够满足芯片的工作要求,为芯片提供稳定时钟。 相似文献
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在无人机3D地形测绘中,作为核心模块的时间数字转换器(TDC)需要具有远距离测量能力和高测量分辨率。基于对测距系统的长续航、公里级测距能力和厘米级测量精度的综合考量,文章设计了一种用于TDC的低功耗多相位时钟生成电路。采用了伪差分环形压控振荡器,通过优化交叉耦合结构,在保证低功耗的前提下,提升了信号边缘的斜率,增强了时钟的抖动性能和对电源噪声的抑制能力。在电荷泵设计中,通过对环路带宽的考量选取了极低的偏置电流,在进一步降低功耗的同时缩小了环路滤波器的面积。基于SMIC 180 nm CMOS工艺完成了对多相时钟生成电路的设计。仿真结果表明,在400 MHz的输出频率下,环路带宽稳定在1 MHz。该电路在不同工艺角下均能达到较快的锁定速度,相位噪声为-88 dBc@1 MHz,功耗为1 mW,均方根抖动为27 ps,满足厘米级测距的精度需求。 相似文献
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提出了一种应用于低电源电压的改进型高速超低功耗双电流动态锁存比较器。在不增加电路复杂度的情况下,通过在传统双电流动态比较器中增加一条额外的放电途径,使得比较器能够快速地从复位状态进入到再生阶段,缩短了整个过程的延迟时间,更重要的是扩宽了输入共模范围,同时降低了延迟时间对共模输入电压的依赖性。电路基于SMIC 0.18 μm CMOS工艺进行设计与仿真,仿真结果表明,在时钟频率为1 GHz,输入电压差为5 mV时,延迟时间为294 ps,功耗仅为52 μW。 相似文献
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高性能数字时钟数据恢复电路 总被引:2,自引:1,他引:1
设计了一个数字时钟数据恢复电路,采用相位选择锁相环进行相位调整,在不影响系统噪声性能的前提下大大降低了芯片面积。该电路应用于100 MHz以太网收发系统中,采用中芯国际0.18μm标准CMOS工艺实现,核心电路相位选择锁相环的芯片面积小于0.12 mm2,电流消耗低于4 mA。仿真与测试结果表明,恢复时钟抖动的峰峰值小于350 ps,相位偏差小于400 ps,以太网接收误码率小于10-12,电路可以满足接收系统的要求。 相似文献
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在一些复杂的SoC中,往往要使用嵌入式存储器,而双边访问的嵌入式存储器(DARAM)常用于许多低功耗的场合。这样,用时钟的双边沿来控制存储器的读写数据是不可避免的。这种时钟用作数据(clock as data)的情况通常会在SoC设计的逻辑物理综合阶段产生很多时序收敛的棘手问题,时钟隔离电路恰好能解决这个问题。实践证明,这种改进的时钟电路结构大大减少了设计的时序收敛时间和设计流程的复杂度。 相似文献