一种基于Normal基椭圆曲线密码芯片的设计

文章设计了一款椭圆曲线密码芯片。实现了GF（2^233）域上normal基椭圆曲线数字签名和认证。并支持椭圆曲线参数的用户配置。在VLSI的实现上，提出了一种新的可支持GF（2^233）域和GF（p）域并行运算的normal基椭圆曲线VLSI架构。其架构解决了以往GF（p）CA算迟后于GF（2^233）域运算的问题，从而提高了整个芯片的运算吞吐率。基于SMIC 0．18μm最坏的工艺，综合后关键路径最大时延3．8ns，面积18mm^2；考虑布局布线的影响，芯片的典型的情况下，每秒可实现8000次签名或4500次认证。     

RS码并行编码器的设计实现

RS码是一类具有很强纠错能力的多进制BCH码,也是一类典型的代数几何码。文中分析了GF(2)8域上的RS(255,223)码编码器的基本原理,并在Xilinx Xc6vsx315t FPGA上设计实现了RS(255,223)高速并行编码器。     

实现AES算法中S-BOX和INV-S-BOX的高效方法

介绍了AES中的S-BOX和INV-S-BOX的算法原理,分析目前广泛使用的实现S-BOX和INV-S-BOX的三种方法:直接查表法,扩展欧几里德算法和基于复合域GF((22)2)2)的算法。对直接查表法和基于复合域GF((22)2)2)的算法进行改进,提出了两种改进电路结构。通过综合仿真,给出了按照上述方法实现的硬件电路的面积和关键路径上的时间延迟。结果表明,提出的两种新实现方法与传统实现方法相比,电路面积分别有28%和22%的优化。     

AES算法中SubBytes变换的高速硬件实现

SubBytes交换是AES算法中唯一的非线性变换，也是硬件实现模块中的关键部分。文章在研究有限域GF（2g）与其复合域GF（（2^4）^2）变换的基础上，采用组合逻辑替代RAM查表的方法实现SubBytes变换，并在其内部实现了三级流水线。在AhemEP20KE系列的FPGA上进行了综合仿真验证，基于此高速SubBytes变换实现方法所设计的AES-128模块在ECB模式下的理论最大加密处理速度达到了12Gbps。     

光通信系统中基于伽罗华域乘群的QC-LDPC码的一种新颖构造方法

基于Galois域GF(q)乘群,提出了一种构造简单且编码容易实现的新颖准循环低密度奇偶校验(QC-LDPC)码构造方法,可灵活地调整码长、码率,且编译码复杂度低。用本文方法构造了适用于光通信系统的非规则QC-LDPC(3843,3603)码,仿真表明,与已广泛用于光通信系统中的经典RS(255,239)码相比,用本文方法构造的码具有更好的纠错性能,且其性能优于用SCG方法构造的LDPC码和规则的QC-LDPC(4221,3956)码,适合用于高速长距离光通信系统。     

椭圆曲线加密的硬件实现

椭圆曲线加密是一种目前已知的所有公钥密码体制中能够提供最高比特强度的一种公钥体制。在FPGA实现椭圆曲线加密系统时，基于GF(2)的多项式有限域中的乘法、求逆运算是其中的两大难点。本文提供了一种椭圆曲线加密的FPGA实现的结构，着重讨论了基于GF(2)的多项式有限域中的乘法、求逆运算的实现，并与软件实现的性能进行了比较。     

一种基于有限域求逆的S-Box实现算法

S-Box是AES密码算法硬件实现的关键，目前主要有两种实现方法：一种是基于查找表，一种是基于有限域求逆。文章首先经过数学变换将有限域GF（2^8）上的元素映射到有限域GF（2^4）^2上，并把GF（2^4）^2上的一个元素变换为GF（2^4）上的两个元素的线性运算。在此基础上，把GF（2^8）上的求逆问题转化为GF（2^4）上的求逆，从而提出了一种基于有限域求逆的低硬件开销的S-Box实现算法。该算法和查找表实现相比，面积减少了57％，适用于诸如智能卡、移动设备等对面积要求比较严格的场合。     

一种可参数化快速FNT的FPGA实现

讨论了一种基于FPGA的快速FNT算法的实现方案，同时对FNT算法的应用进行了初步的探讨。设计采用与FFT算法中类似的基4时序抽取方法，采用双端口内置RAM及数据串入串出的流水线工作方式。本设计可通过调配参数实现64点及256点的FNT变换，并可同时并行完成两组FNT变换。已经成功应用于数字签名算法中GF(p)域多项式模乘的实现，并使用Xilinx公司Virtex2系列xc2v1000器件下载验证通过了64点的FNT变换。     

GF（2^n）域上的一种Ⅱ型优化正规基乘法器及其FPGA实现

有限域GF(2^n)上的椭圆曲线密码体制以其密钥短，安全强度高的优点正在获得广泛的重视和应用。该密码体制最主要的运算是有限域上的乘法运算。本文提出了一种基于Ⅱ型优化正规基的乘法器，该乘法器具有Massey-Omura乘法器的优点，又避免了其不足，易于编程，适合FPGA实现，实验表明，该算法简单，快速。     

广义西尔运算

本文讨论了GF(2m)域无进位运算的逻辑特征及其逻辑网络,在此基础上定义了广义西尔运算。把这种运算应用于GF(2m)域的快速逻辑沃尔什变换,有利于西尔运算在序列理论中的进一步应用。     

RS(255,223)编译码器的设计与FPGA实现

介绍了RS(255,223)编译码器的设计,并根据编译码器的不同特点,采用不同结构的GF(28)乘法器.编码器利用多项式除法,采用并行结构;译码器采用Euclid算法,关键模块采用了串并结合的结构.同时给出了算法的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用.     

Low complexity NB-LDPC decoder based on shared comparator architecture for ECN/EVN

Non-binary low density parity check (NB-LDPC) codes are considered as preferred candidate in conditions where short/medium codeword length codes and better performance at low signal to noise ratios (SNR) are required. They have better burst error correcting performance, especially with high order Galois fields (GF). A shared comparator(SCOMP) architecture for elementary of check node (ECN)/elementary of variable node (EVN) to reduce decoder complexity is introduced because high complexity of check node (CN) and variable node (VN) prevent NB-LDPC decoder from widely applications. The decoder over GF(16) is based on the extended min-sum (EMS) algorithm. The decoder matrix is an irregular structure as it can provide better performance than regular ones. In order to provide higher throughput and increase the parallel processing efficiency,the clock which is 8 times of the system frequency is adopted in this paper to drive the CN/VN modules. The decoder complexity can be reduced by 28% from traditional decoder when shared comparator architecture is introduced. The result of synthesis software shows that the throughput can achieve 34 Mbit/s at 10 iterations. The proposed architecture can be conveniently extended to GF such as GF(64) or GF(256). Compared with previous works, the decoder proposed in this paper has better hardware efficiency for practical applications.     

基于FPGA的RS译码器实现

RS码以强大的纠错能力得到广泛的应用，以往的译码器的硬件实现总是很复杂，资源利用较多，译码周期也较长．文中采用Blahut算法，先用MATLAB进行了软件仿真，并验证了算法的正确性，然后用FPGA实现了RS（31，15）译码器的设计．在硬件设计中优化了原来的电路结构，减少了一个迭代周期，从而一定程度上提高了译码器的译码速度，而FPGA实现复杂度也较低．     

LDPC码的级联译码算法的改进与实现

针对中短码长中LDPC码的OSD串行级联译码算法,给出了一种FPGA实现方案。该方案基于FPGA芯片中的块RAM资源,实现了OSD译码中GF(2)上的高斯消元算法,避免了其对逻辑资源的大量消耗。结果表明,该实现方案可在中低端FPGA上实现500 kbit·s^-1吞吐量的LDPC码OSD串行级联译码器。     

可重构点乘运算的FPGA设计

文章在深入分析ECC点乘运算的FPGA实现的基础上,提出了一种参数可重构的、基于正规基有限域运算的ECC点乘运算结构。该点乘运算结构采用了复用、并行化等措施,在FPGA上实现了GF（2^191）的ECC点乘运算。在Altera FPGA上的仿真结果表明：在50Mhz时钟下,一次点乘运算只需413．28us。     

基于FPGA技术的GF(2m)域乘法器的研究和设计

椭圆曲线密码体制以其密钥短、安全强度高的优点获得了广泛的重视和应用,而GF(2m)有限域乘法运算是该密码体制最主要的运算.本文研究了基于FPGA芯片的多项式基乘法器的快速设计方法,并给出了面积与速度的比较和分析.     

A Compact Implementation of AES S-Box Using Evolutionary Algorithm

S-Box based on Composite field arithmetic (CFA) technology is optimized by Genetic algorithm (GA) and Cartesian genetic programming (CGP) model for re-ducing the hardware complexity. After using the CFA tech-nique to map Multiplicative inverse (MI) over GF(28) into composite field GF((24)2), the compact MI circuit over GF(24) is selected from 100 evolved circuits, and same design method is applied to the compact multipli-cation circuit over GF(22). Compared with the direct im-plementations, the areas of optimized circuits of MI over GF(24) and multiplication over GF((22)2) are reduced by 66% and 57.69%, respectively. The area reductions for MI over GF(28) and the whole of S-Box are up to 59.23%and 56.14%, separately. In 180nm 1.8V COMS technology, compared to previous works, the S-Box proposed in this paper has the minimum area and minimum power, which are 11.27% and 6.65% smaller than that of the smallest area S-Box, respectively.     

基于FPGA的高速RS编解码器设计与实现

详细介绍了RS( 255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现.根据编解码器的不同特点, 采用不同方法实现GF(28)乘法器.编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法.采用以上方法的组合,使得在资源占用允许的同时最大限度地提高了编解码速度.     

CDPD系统Reed-Solomon编解码芯片低复杂度实现

本文给出了一个面积优化，低复杂度，具有8位纠错能力的Reed-Solomon（63，47）编解码芯片的VLSI实现。此芯片将用于CDPD（Cellular Digital Packet Data)通信系统。由于Euclid算法规则、简单，很自然地适合VLSI实现，因此本文采用Euclid算法实现RS解码部分。在编码部分里，又采用了基于特定复合域的常数乘法器，它极大的降低了编码器的面积。同时基于复合域GF（（2n)2）的乘法器的采用极大地降低了RS解码器的乘法复杂度，此RS编解码芯片片能独立的工作在15MHz。芯片采用0．6um1P2M COMS 5v电压的工艺进行制造。芯片最终裸片面积是4mmx4mm。芯片成功经过测试并满足CDPD通讯系统的要求。