一种自适应低相位噪声相参时钟源的设计

通过锁相环电路(PLL),不仅将外部系统提供的具有高频率准确度但相位噪声较差的主时钟信号转化为高频率准确度、低相位噪声的内部时钟信号,同时也满足了内外部系统的相参要求。通过仿真和测试,重点分析了锁相环电路中环路滤波器的环路带宽对输出信号相位噪声的影响。测试结果显示,当环路带宽为100 Hz时,锁相环的输出信号在偏离载波1 kHz处的相位噪声与其内部振荡器在此处的相位噪声基本一致;而当环路带宽为500 Hz时,输出信号在偏离载波1 kHz处的相位噪声会由于环路影响,相比内部振荡器产生8 dB左右的恶化。设计所得时钟源在输出100 MHz信号时,其相位噪声优于-147 dBc/Hz@1 kHz,相比外部参考时钟信号改善了12 dB,并且其频率准确度可达1×10-9。     

一种低相位噪声的微波频率合成器

本文介绍一种结构紧凑、价格便宜、最主要的是具有低相位噪声的微波频率合成器。它适用于那些对偏离载波近端的相位噪声抑制要求较高的卫星通信系统。这种频率合成器采用了双环路分频式频率合成的方案。     

低相位噪声微波频率合成器的研究

本文讨论了在采用等效微波单环的情况下,如何实现低相位噪声的理论及具休措施。实施方案采用了窄带VCXO环、低噪声倍频源,微波宽带晶体管机械调谐VCO和ECL程序分频器,实现了C波段上两种方案的锁相与频率合成。本文还结合电路实际,提供了一种使相噪最佳的办法,并明确给出了各主要部分对合成器总噪声贡献的综合性曲线,使合成器的相位噪声指标与理论值趋于一致,并达到国内先进水平     

DDS信号产生电路相位噪声的分析

相位噪声是制约DDS用于高稳定频率源的的关键指标。文中定量给出了DDS内部相位截断误差、幅度量化误差、DAC以及参考时钟源对相位噪声的影响，并着重分析了DDS外围电路对相位噪声的影响，讨论了相位噪声恶化的原因，给出了进行电路设计时需要注意的一些事项，对设计低相噪DDS信号产生电路有很大的帮助。     

一种S波段噪声干扰激励源设计方法

提出了一种S波段噪声干扰激励源的设计方法,介绍了噪声源的功能、组成以及原理,从工程实现的角度对噪声干扰激励源的设计方法进行了阐述,通过以直接数字合成器(DDS)为核心,结合微波变频网络完成S波段噪声干扰激励源的设计。     

一种高精度直接数字式频率源的设计

直接数字频率合成(DDS)是近年来发展非常迅速的一种新型频率合成技术，它具有频率分辨率高、相位噪声低、频率切换时间短等特点。首先简要介绍DDS的工作原理及其性能，然后阐述如何利用AD9851芯片设计一个高精度直接数字式合成频率源。     

相位噪声对接收机性能的影响

在现代接收机中，各种高性能接收机如大动态、高选择性、宽频带解调等都受相位噪声限制。尤其在目前电磁环境越来越恶劣的情况下，接收机经过混频从强干扰信号中提取弱小有用信号是非常重要的。本文结合工程实际应用，研究了相位噪声对接收机性能的影响，具有广泛的实用价值。     

数字锁相环相位噪声影响因素分析

数字锁相环作为广泛应用的一种频率合成技术,相位噪声是其关键的技术指标。介绍数字锁相环的关键组成部分,从数字锁相环的相位噪声分析模型出发,阐述各组成部分对相位噪声产生的影响,并分析各部分关键指标的选型依据,然后利用仿真软件搭建仿真模型验证分析结果。为数字锁相环的设计,提高相位噪声性能提供了参考依据。     

新型低相位噪声时钟合成器

德州仪器公司(TI)宣布推出一款新型低相位噪声时钟合成器CDC7005 ,它具有倍频、分频及抖动清除等功能 ,可为板级设计者优化定时性能 ,从而使板级空间缩小70 %。这种新型的集成芯片不仅降低了板级成本 ,而且还可减少大量分立组件的数量。利用CDC7005可实现压控晶体振荡器(VCXO)与参考时钟的同步 ,该器件内部集成了低噪声相位/频率检测器、高精度充电泵、可编程除法器、运算放大器以及具有除法选项的1:5差分时钟缓冲器。该器件的低相位噪声性能非常有益于包括A/D -D/A转换器、串/并转换器、ASIC及要求高精度参考定时的数字信号处理器(…     

低相位噪声微波振荡器设计

针对Ka和Ku波段上、下变频装置对微波振荡器低相位噪声和小型化的要求,该文采用单环锁相式频率合成技术完成了微波振荡器的设计,并对锁相环的相位噪声进行了理论计算。分析了鉴相频率、鉴相器灵敏度和环路带宽对锁相环输出相位噪声的影响,根据分析结果对微波振荡器电路参数合理选择,同时兼顾了低相位噪声与小型化的设计要求。测试结果表明,振荡器的相位噪声指标与理论计算一致,各项指标均达到要求,可满足实际工程应用。     

基于HMC833低相噪低杂散频率源的设计

航天靶场中射频(RF)转发系统对频率源相位噪声的要求很高,因此有必要研究低相噪、低杂散、低功耗、小步进的频率源。为了适应现代航天靶场的要求,选用HMC833LP6GE锁相环芯片进行频率源设计,并用C8051F314单片机对锁相环芯片进行控制,设计出了一款性能优越的频率源。测试结果表明在合理的参数配置条件下,频率源可以满足系统的各项要求。     

低相位噪声数字电视QAM调制器的实现

介绍了相位噪声指标在数字电视中的重要性,分析了QAM调制器中相位噪声的来源,并以BARCO公司的QAM调制器为例,提出了通过选择高性能、低相位噪声的压控振荡器、频率合成器,设计滤波特性好、带宽合适的环路滤波器来实现低相位噪声数字电视QAM调制器的方法.     

数字锁相环频率源相位噪声分析

首先对频率源相位噪声的原理及其表征进行了简要的阐述,然后从数字锁相环频率源的分析模型出发,对其相位噪声谱密度进行了推导,同时分析了影响相位噪声的各项主要因素．最后提出了提高数字锁相环频率源相位噪声性能的一些方法。     

一种应用于阵列TDC的低抖动锁相环设计

传统的PLL（Phase Locked Loop）电路受限于环路参数的选定,其相位噪声与抖动特性已经难以满足大阵列、高精度TDC（Time-to-Digital Converter）的应用需求.本文致力于PLL环路带宽的优化选取,采取TSMC 0.35μm CMOS工艺实现了一款应用于TDC的具有低抖动、低噪声特性的锁相环（Phase Locked Loop,PLL）电路,芯片面积约为0.745mm×0.368mm.实际测试结果表明,在外部信号源输入15.625MHz时钟信号的条件下,PLL输出频率可锁定在250.0007MHz,频率偏差为0.7kHz,输出时钟占空比为51.59%,相位噪声为114.66dBc/Hz@1MHz,均方根抖动为4.3ps,峰峰值抖动为32.2ps.锁相环的相位噪声显著降低,输出时钟的抖动特性明显优化,可满足高精度阵列TDC的应用需要.     

频率合成器的相位噪声分析

频率合成器被喻为雷达电子系统的"心脏",其相位噪声对设备和系统的性能影响很大.文中简单介绍了频率合成器相位噪声的基本概念.基于频率合成器的基本实现方法,分析了频率合成器中的相位噪声,通过实例说明了不同合成方式频率合成器的相位噪声.时频率合成器的低相噪声设计的工程实现有一定的指导意义.     

基于DDS的低相噪频率综合源设计

分析了相位累加器截断、波形ROM有限字长、DAC等对直接数字频率合成器(DDS)相位噪声的影响，得出了DDS芯片本身对输出信号相位噪声影响很小的结论。给出了采用AD9854芯片构成的低相噪频率综合源的硬件组成以及系统实测的相位噪声、杂散技术指标。     

频率合成器的相位噪声分析

频率合成器广泛应用于现代各种电子设备中,甚至被人们喻为众多电子系统的"心脏"。其性能好坏直接影响通信设备的性能,尤其是影响接收机的灵敏度和选择性。对频率合成器相位噪声的概念进行了简单的阐述。从锁相环的分析模型出发,介绍相位噪声的特性,分析了影响相位噪声的各种主要因素,并提出了提高频率合成器相位噪声性能的一些基本方法。通过实例介绍了环路滤波器参数的选择与计算。     

基于级联式偏置锁相环的低相噪宽带频率合成器*

为提高锁相环的相位噪声性能,本文设计了一种级联式偏置锁相环来实现宽带低相噪频率合成器,通过理论分析得到其相位噪声模型,证明了该技术能够有效地降低锁相环路中鉴相器的噪声基底,并且混频交互调产生的所有杂散可由环路滤波器抑制,从而将窄带高频谱纯度信号扩展为宽带高频谱纯度信号。基于该技术提出了2GHz ~5GHz 的低相噪宽带频率合成器方案,并对其相位噪声指标进行了分析。理论与实验结果表明,相比于传统的小数分频式锁相环方案,该方案的带内相位噪声有明显改善。     

低相噪超多频段VCO宽带锁相环的研究

为了解决宽带锁相环设计中相位噪声和输出频率范围的矛盾,分析并设计了一种基于超多频段压控振荡器(VCO)锁相环的方案。该方案通过降低VCO的频率灵敏度和每个VCO 配置LC矩阵等效多个VCO的方法,使VCO在保证输出的频率范围的同时,优化了相位噪声。实验结果发现,该方案可以使锁相环在保证较大的输出频率范围前提下拥有更低的相位噪声。