一种基于0.25μm CMOS工艺的锁相环电路设计

锁相环在很多领域都得到了广泛应用。本文给出了一款全芯片集成锁相环电路设计,其工作输出频率范围在50M到150M之间,抖动在150ps以内,工作电压为2.5伏,该芯片采用了0.25μmCMOS工艺。本文主要阐述全芯片集成锁相环的设计方法,以及对各个参数的折衷设计考虑,最后给出了一些仿真结果和电路物理版图。     

可实现快速锁定的FPGA片内延时锁相环设计

延时锁相环（DLL）是一种基于数字电路实现的时钟管理技术。DLL可用以消除时钟偏斜,对输入时钟进行分频、倍频、移相等操作。文中介绍了FPGA芯片内DLL的结构和设计方案,在其基础上提出可实现快速锁定的延时锁相环OSDLL设计。在SMIC0．25μm工艺下,设计完成OSDLL测试芯片,其工作频率在20-200MHz,锁定时间相比传统架构有大幅降低。     

基于40 nm CMOS工艺的电荷泵锁相环设计

本文基于SMIC40nmCMOS工艺,设计了一款输入频率范围25～20MHz,输出频率范围2.4～4GHz的电荷泵锁相环(CPPLL).介绍了电荷泵锁相环的整体电路框架,叙述了各子模块电路的设计、仿真验证与整体电路的设计与仿真验证,重点介绍压控振荡器的设计与仿真优化.版图后仿真结果表明,电荷泵电流失配在直流情况下达到0.3％@0.4-1.3 V;压控振荡器的输出频率范围为0.3～4 GHz、在输出频率1 MHz时相位噪声为-93.4 dB@1MHz、锁定时间为1 μs、绝对抖动为1 ps、典型值时的功耗为30 mW、面积为300×300 μm.     

基于40 nm CMOS工艺的毫米波注入锁定分频器

设计了一款应用于60 GHz频率综合器的二分频注入锁定分频器。通过优化射频注入和直流偏置网络,降低了注入信号损耗,提高了注入效率;通过优化注入管和交叉管尺寸、减小寄生电容、降低振荡摆幅,提高了注入效率,降低了功耗;电磁仿真毫米波段电感,建立集总等效电路模型,实现了高感值、低串联电阻的差分电感的设计,提高了锁定范围。电路设计采用SMIC 40 nm 1P6M RF CMOS工艺,芯片核心面积为0.016 mm²。仿真结果表明,在0.8 V电源电压下,电路功耗为5.5 mW,工作频率范围为55.2~61.2 GHz,注入锁定范围为6.0 GHz,满足低功耗和宽锁定范围的要求,适用于毫米波段锁相环频率综合器。     

一种可快速锁定的低抖动自偏置锁相环设计

设计了一种可快速锁定、具有固定带宽比和良好抖动性能的自偏置锁相环.采用增加VCO延迟单元输出节点放电时间常数的方法,对VCO进行优化设计,获得良好的抖动性能.基于0.25μm混合信号CMOS工艺进行设计和仿真,在2.5 V电源供电条件下,锁相环的工作频率范围为600～1500MHz,在1250 MHz输出频率的峰峰值抖动为14.3 ps,核心电路功耗为44mW.在不同工艺条件下的仿真结果表明,PLL在不同工艺条件下均具有良好的抖动性能.     

具有快速锁定时间的ADPLL电路设计

快速锁定是全数字锁相环(ADPLL)的关键指标之一.在理想情况下,锁定时间应尽可能短.传统结构ADPLL(TS-ADPLL)通常使用自适应带宽技术或数控振荡器(DCO)调谐字和预设技术来减少锁定时间.然而,自适应带宽技术和预设技术都需要额外的模块,这将增加额外的功耗.为了提升全数字锁相环的锁定速度,本文提出了一种基于高分辨时间数字转换器(TDC)快速锁定的全数字锁相环(ADPLL)电路.其中,TDC电路采用双级触发器和抽头延迟链相结合的结构,不仅提升了电路对信号的容纳程度,还提高了量化误差信号的分辨率以及电路的锁定速度.同时,通过双SR锁存器完成对参考信号超前或滞后的鉴定,可以更好的检测参考信号与输出信号的相位关系,利于系统对输出信号的相位调整及信号的锁定.采用XILINX Artix-7 FPGA器件进行验证仿真.仿真结果表明,该ADPLL的锁定时间可达3.9μs,其锁定范围为4.7 MHz～35.7 MHz.该ADPLL电路具有锁定速度快,锁定范围大等特点.     

高速CMOS锁相环

高速ＣＭＯＳ锁相环曾庆贵锁相环（ＰＬＩ－）的工作原理早在３０．年代就提出来了，但是只有在各种锁相环集成电路相继上市之后，它在电子技术各个领域才得到日益广泛的应用。现在锁相环已成为电子设备中常用的一种基本部件。在高速ＣＭＯＳ７４系列中也开发了几种ＰＬＬ...     

高速CMOS全数字锁相环

高速ＣＭＯＳ全数字锁相环曾庆贵本文介绍高速ＣＭＯＳ全数字锁相环７４Ｉ４Ｃ２９７它是从ＴＴＬ全数字锁相环ＳＮ７４ＬＳ２９７移植过来的，具有相同的功能和管脚排列。７４ＨＣ２９７不但有高速ＣＭＯＳ数字电路的一切优点，还有下列特点：数字设计避免模拟补偿误差；...     

新型可编程锁相环锁定检测器设计

采用SMIC0．18μm工艺设计并验证了一种新型可编程锁相环锁定检测器．锁定检测器使用了新型脉宽检测电路将可编程脉宽检测门限与鉴相器输出相位差脉冲的宽度进行对比,并以此做出锁定判断．新型锁定检测器使用了时钟抽取电路以从锁相环参考时钟和反馈时钟中生成系统时钟,保证了在参考时钟丢失的情况下亦能正常工作．测试结果显示锁定检测器工作正常且能够在不同门限下进行准确地判断．     

一种用于10 Gb/s Serdes的40 nm CMOS锁相环

提出了一种应用于10 Gb/s高速串并接口电路(Serdes)的高性能锁相环。采用正交压控振荡器(QVCO)实现4路等相位间隔的5 GHz时钟,输出采用2分频单转差缓冲器,实现可忽略相差的8路等相位间隔的2.5 GHz时钟。电荷泵中采用负反馈技术,以提高电流匹配性能。在SMIC 40 nm工艺下完成设计,在 1.1 V的供电电压下,锁相环的总电流为7.6 mA,输出5 GHz时钟在10 kHz~100 MHz积分范围内的均方根抖动约为107 fs,芯片尺寸仅为780 μm×410 μm。     

基于0.18μm CMOS工艺2.5GHz电荷泵锁相环的设计

主要设计一个基于标准0.18μm CMOS工艺的电荷泵锁相环电路,首先从理论上分析了锁相环的工作原理,进而分析了鉴相器、电荷泵、压控振荡器的结构和性能。在理论研究的基础上,再由IC设计软件Cadence进行设计优化,最终实现了工作频率在2.5 GHz,输出波形占空比达到50%电荷泵锁相环电路,并给出了仿真结果。     

基于CMOS工艺的622 MHz电荷泵锁相环设计

设计了由饱和区MOS电容调谐的环形压控振荡器(RVCO),并将其用于电荷泵锁相环(CPPLL)电路,其中电荷泵部分采用了能消除过冲注入电流的新型电荷泵电路,并采用SmartSpice软件和0.6μm混合信号的CMOS工艺参数进行了仿真。仿真结果表明,此锁相环的锁定时间为5.2μs,锁定范围约为100 MHz,输出中心频率622 MHz的最大周对周抖动为71ps,功耗为198 mW。此电荷泵锁相环电路可以应用于STM 1和STM 4两个速率级别的同步数字体系(SDH)系统。     

用于锁相环快速锁定的鉴频鉴相器设计

针对鉴频鉴相器(PFD)的盲区现象对锁相环路的锁定速度的影响,设计了一种PFD结构,可以实现锁相环路的快速锁定。该结构在传统PFD的基础上,利用内部信号的逻辑关系进行逻辑控制,其输出特性呈现非线性;在输入相位差大于π时,抑制了复位脉冲的产生,避免了输入时钟边沿的丢失,有效消除了盲区,加快了锁相环的锁定速度。设计采用SMIC 0.18μm标准CMOS工艺,采用全定制设计方法对该PFD结构进行了设计、仿真分析和验证。结果表明,采用该PFD结构的锁相环,在400 MHz工作频率下锁定时间为2.95μs,锁定速度提高了34.27%。     

一种宽频率范围电荷泵锁相环快速锁定方法

以一种适用于现场可编程门阵列(FPGA)芯片的宽频率范围电荷泵锁相环(CPPLL)为例,介绍了一种通过添加简单辅助电路来减小锁相环(PLL)上电锁定时间的方法.该方法在传统电荷泵锁相环的基础上添加了预充电电路,可以大大减少压控振荡器控制电压(VCIRL)拉升的时间.除此之外还添加了频率比较电路,将较宽的频率范围分成若干...     

宽带锁相环的自校准及锁定检测设计实现

该文通过分析低相位噪声锁相环的结构引出锁相环自动校准及自动检测的必要性,阐述了两种锁相环失锁检测的原理,分析了两种检测方法的优缺点.基于频率计数的数字频率检测方法可在开环状态下进行环路预置自校准,解决了锁定频率受预置影响锁相环的预置校准问题.锁相环自校准可在环境温度变化后实现重新校准提高锁相环可靠性,锁定自测试可以协助...     

基于90nm CMOS工艺2.8GHz电荷泵锁相环的设计

为实现超宽带无线收发片上系统中低相位噪声、相互正交的两路本振信号,并避免高集成度环境下发射机中大功率载波信号对锁相环的牵引,本文采用SMIC 90 nm工艺设计了一款振荡频率二倍载波频率的电荷泵整数分频锁相环.实现过程中,本文提出了分别在鉴频鉴相器上开关控链路和下开关控制链路上插入传输门的方法,减小死区的同时降低电流失配对环路的影响;采用了低分频系数和高频率的参考信号方案改善了环路的相位噪声;采用了电容阵列的方式来校正压控振荡器方案以减小工艺偏差以及寄生参数对调谐范围的影响.本文完成锁相环版图设计后,提取了各模块的参数并进行了后仿真.SPECTRE仿真结果表明:该锁相环的相位噪声为-125 dBc/Hz@1MHz,且通过差分二分频可获得两路相互正交的本振信号.     

一种高速CMOS电荷泵锁相环设计

文章描述了一种高速CMOS电荷泵锁相环设计与仿真。电路设计基于TSMC 2．5V 0．25μm CMOS工艺。用Cadence Artist Analog对电路仿真的结果显示,用它可以实现快速锁定和较低的功耗。     

一种基于CMOS工艺的电荷泵锁相环芯片的设计

实现一个电源电压为5 V时捕捉范围为41~110 MHz,为3 V时捕捉范围为25~58 MHz的电荷泵锁相环(CPPLL)。给出了系统设计组成各部分的门级或者晶体管级原理图与分析设计,重点在VCO部分的参数设计以及环路滤波器的参数设计。采用0.5μm标准CMOS工艺,Cadence Spectre软件仿真证明,该系统具有良好的线性特性和捕捉时域特性。