基于MBIST的多片SRAM联合测试实现

现代ASIC设计中,存储器特别是SRAM的使用必不可少,用于存放大量数据.在稍微大的电路设计中,可能会需要多片不同大小的SRAM以配合整体工作.用EDA软件当然能够生成对应的MBIST电路代码,但多片SRAM会产生多个这样的控制电路,这无疑产生了不必要的浪费.从自身设计的单片SRAM的MBIST电路出发,基于此提出只用一个MBIST控制电路实现多片不同大小SRAM联合测试的方案,并给出综合报告以及其仿真结果.     

嵌入式SRAM MBIST优化设计研究

随着制造工艺的进步和SoC功能的日益丰富,现代SoC大多会集成大量不同种类的嵌入式SRAM,三单元耦合故障对电路的影响开始加深.传统MBIST通常基于EDA工具直接实现,以检测单、双单元故障为主,无法全面覆盖三单元耦合故障,应用于现代SoC时还面临测试开销过大,测试覆盖率低等问题.通过提出一种针对三单元耦合故障,以及基于嵌入式SRAM的大小、类型、数量和版图布局的精细化MBIST优化设计方法,实现了SoC芯片面积和测试时间的平衡和优化,降低了测试成本并提升了测试覆盖率.     

基于ATE的SRAM测试

随着集成电路技术的飞速发展,SRAM的应用越来越广泛,其测试技术也得到了广泛的重视和研究。简要介绍了SRAM的重要组成部分,提出了一种ATE对SRAM测试的方法。SRAM的测试有功能测试、直流参数测试、交流参数测试,功能测试和交流参数测试对存储器来说是至关重要的。以IS61LV51216-10TLI为例,其功能测试是通过Ultra Edit软件编辑生成测试码,对被测器件各个不同存储单位进行读写操作,以检查其功能。主要论述了SRAM功能及交流参数的测试关键技术及其注意事项。     

基于FPGA的SRAM测试电路的设计与实现

文中介绍了一个基于Altera DE2开发板的面向字节的(Word-Oriented)SRAM测试电路的设计与实现.其测试算法采用了分为字内和字间测试两部分的高故障覆盖率的March C-算法;设计的测试电路可由标准的JTAG接口进行控制.本文设计的测试电路可以测试独立的SRAM模块或者作为内建自测试(BIST)电路测试嵌入式SRAM模块.     

基于FPGA的SRAM测试电路的设计与实现

为了保证独立的SRAM模块或嵌入式SRAM模块功能的完整性与可靠性,必须对SRAM模块进行测试。介绍了一种基于Ahera DE2开发板的面向字节的SRAM测试电路的设计与实现。测试算法采用分为字内和字间测试两部分的高故障覆盖率March C-算法;设计的测试电路可由标准的JTAG（联合测试工作组）接口进行控制。设计的测试电路可测试独立的SRAM模块或作为BIST（内建自测试）电路测试嵌入式SRAM模块。验证结果表明该SRAM测试系统是非常高效的。     

基于嵌入式Linux的测试系统软件实现研究

嵌入式测试系统具有集成度高、体积小、速度快、可靠性强等特点,而嵌入式Linux源码开放,内核可定制,是嵌入式测试系统理想的软件系统平台。对基于嵌入式Linux的测试系统进行研究,对嵌入式Linux软件系统各个环节的实现过程进行较为全面的探讨,并总结出可行的实现方案。     

一种并行内建自诊断测试嵌入式SRAM方案

本文提出了具有自诊断功能的位定向MARCH-TB算法和字定向MARCH-TBW算法，并且在这两个算法的基础上提出并行测试结构来实现了嵌入式内存的测试和诊断。实验结果表明，此测试算法具有故障覆盖率高，诊断故障能力强，测试需要的时间少等优点。     

基于FPGA的软硬件协同测试的设计与实现

在软硬件的开发阶段中,测试结果直接关系到这个软硬件能否顺利进行调试应用。其中,硬件的测试往往容易受外界因素的影响,如环境、计算机设备等,可以通过一些仿真软件来避免外界环境的影响,但是其测试速度比较慢,不利于硬件的开发进度。面对这一难题,文章从FPGA的软硬件协同测试角度出发,利用PC机和测试硬件设备的特点,进行FPGA的软硬件协同测试的设计,努力实现FPGA的软硬件协调测试系统在软硬件的测试和分析中的应用。     

一种基于全数字锁相环的SRAM实速测试方案

提出了一种采用实速测试方式测试SRAM性能参数及可靠性的方案。该方案在内建自测试(BIST)电路的基础上,通过增加一个超高速ADPLL为SRAM性能的实速测试提供一个高频时钟,同时还加入延时链来产生不同相位的4个时钟。通过调整这4个时钟的相位来获得SRAM的关键性能参数,如存取时间、地址建立和保持时间等。该方案在UMC 55nm CMOS标准逻辑工艺下流片验证。测试结果显示,SRAM最大测试工作频率约为1.3GHz,测试精度为35ps。     

接入网中112测试的实现--仿真测试方案

传统本地网用户的接入是通过近端或远端模块直接连接到交换机,将 112系统与交换机的接口相连,利用测试设备来完成测试,用户线的诊断和测试操作相对简单.随着接入网技术的发展,接入网与本地交换局的接口均采用规范的 V5接口,而在 V5接口协议中并不包括测试命令,因此 112系统不能利用与交换机的接口直接对接入网用户进行测试,接入网必须单独提供与 112系统的接口.如果一台交换机所接的用户既有普通用户,又有接入网用户,那么交换机和接入网必须分别提供一套 112接口,而且 112系统必须同时与这 2套接口相连,才能实现对所有用户的集中测试.目前,要实现 112系统对接入网用户的集中测试功能,通常有 3种方案,即全部采用测试板、全部采用测试头或测试头与测试板混装.     

基于March C-算法的SRAM BIST电路的设计

针对某SOC中嵌入的8K SRAM模块,讨论了基于March C-算法的BIST电路的设计.根据SRAM的故障模型和测试算法的故障覆盖率,研究了测试算法的选择、数据背景的产生,并完成了基于March C-算法的BIST电路的设计.实验证明,该算法的BIST实现能大幅提高故障覆盖率.     

基于DICE结构的抗辐射SRAM设计

空间应用的SRAM必须具备抗辐射加固能力.介绍了SRAM工作原理与双互锁存储单元(DICE)技术,给出了基于DICE结构的SRAM存储单元的电路设计、版图设计及其功能仿真.在SMIC 0.13μm工艺下,应用HSPICE进行单粒子效应模拟,与传统6T CMOS SRAM相比,基于DICE结构的SRAM在相同工艺条件下抗辐照能力有显著的提高.     

基于March X算法的SRAM BIST的设计

针对LS-DSP中嵌入的128kb SRAM模块,讨论了基于March X算法的BIST电路的设计.根据SRAM的故障模型和测试算法的故障覆盖率,讨论了测试算法的选择、数据背景的产生:完成了基于March X算法的BIST电路的设计.128kb SRAM BIST电路的规模约为2000门,仅占存储器面积的1.2%,故障覆盖率高于80%.     

低电压SRAM测试电路设计与实现

本文基于SMIC 40nm LL CMOS工艺对一款256Kb的低电压8T SRAM芯片进行测试电路设计与实现,重点研究低电压SRAM的故障模型和测试算法,并完成仿真验证与分析。电路主要包括DFT电路和内建自测试电路两部分,前者针对稳定性故障有着良好的覆盖率,后者在传统March C+算法基础上,提出了一种新的测试算法,March-Like算法,该算法能够实现更高的故障覆盖率。仿真结果表明,本文设计的DFT电路能够减小稳定性故障的最小可检测电阻,提高了稳定性故障的测试灵敏度;March-Like算法可以检测到低电压SRAM阵列中的写破坏耦合故障、读破坏耦合故障和写干扰故障。     

一款SRAM芯片的设计与测试

基于Chartered 0.35μm EEPROM CMOS工艺,采用全定制方法设计了一款应用于低功耗和低成本电子设备的8×8 bit SRAM芯片。测试结果表明,在电源电压为3.3 V,时钟频率为20MHz的条件下,芯片功能正确、性能稳定、达到设计要求,存取时间约为6.2 ns,最大功耗约为6.12 mW。     

SRAM故障模型的检测方法与应用

静态随机存储器（Static Random Access Memory,SRAM）的功能测试用来检测该集成电路（IC）是否有功能缺陷,而目前大部分测试程序都只是集中在如何提高IC测试覆盖度,却很少能够做到检测IC是否有缺陷的同时分析这些缺陷的物理失效机理。本文介绍了一种利用不同测试算法组合测试的方法,在检测IC是否有缺陷同时,还能进行失效故障模型的分析,进一步利用该故障模型可以推测出具体的物理失效机理。该方法能显著提高测试中电性失效分析（EFA）的能力,进而提高了物理失效分析和IC制程信息反馈的效率和能力。     

SOC中的MBIST设计

随着超大规模集成电路的发展,设计的集成度越来越高,基于IP的SOC设计正在成为IC设计的主流.为了确保SOC的功能正确,可测性设计(Design for Test,简称DFT)显得尤为关键.DFT设计包括扫描设计、JTAG设计和BIST设计.另外,当前SOC芯片中集成了大量的存储器,为了确保存储器没有故障,基于存储器的...     

一种改进的嵌入式SRAM内建自测试设计

对单端口SRAM常用的13N测试算法进行修改和扩展,提出了一种适用于双端口SRAM的测试算法。该测试算法的复杂度为O(n),具有很好的实用性。作为一个实际应用,通过将该算法和13N测试算法实现于测试算法控制单元,完成了对片内多块单端口SRAM和双端口SRAM的自测试设计。     

高性能SRAM的低功耗设计

采用0.13 μm标准CMOS工艺,全定制设计实现了一款8 kB(8 k*8 bit)的高速低功耗静态随机存取存储器(SRAM).分析了影响存储器性能和功耗的原因,并在电路布局上做了改进,将两个3-8译码器进行拆分与重组,降低了互连线的延迟和耦合作用;同时,对灵敏放大器也做了改进.版图后仿真表明,在电源电压为1.2 V、温度为25 ℃的典型条件下,读1延时为766.37 ps,最大功耗为11.29 mW,功耗延时积PDP为8.65 pJ,实现了很好的性能.