烧结温度对TiO2压敏陶瓷结构和性能的影响

研究了烧结温度对TiO2压敏陶瓷显微结构、晶界势垒结构和电学性能的影响。采用扫描电镜(SEM)测试了不同烧结温度对TiO2陶瓷的显微结构;根据热电子发射理论,采用电学性能数据计算了不同烧结温度的晶界势垒结构;讨论了显微结构和势垒结构对TiO2压敏陶瓷电学性能的影响。实验结果表明:烧结温度必须高于致密化的初始温度,但烧结温度过高会形成大量氧空位而在晶粒中形成气孔,影响显微结构的均匀性和致密性,较适合的烧结温度为1 350℃。随烧结温度的增加,TiO2压敏陶瓷的晶粒尺寸长大,Nb5 的固溶度增加,势垒高度与势垒宽度增加,压敏电压降低,而非线性系数和介电常数增加。     

SiO2对TiO2系压敏陶瓷电性能的影响

本文主要讨论ＳｉＯ＿２对ＴｉＯ＿２系压敏陶瓷电性能的影响，并从理论上作了深入分析。     

TiO2压敏陶瓷的显微分析和电学性能

研究了烧结温度对TiO2压敏陶瓷的显微结构、显微成分、势垒结构和电学性能的影响。采用SEM和EDS测试其显微结构和晶粒的化学组成。根据热电子发射理论和电学性能计算了势垒结构。在1350℃烧结的TiO2压敏陶瓷具有均匀而致密的显微结构,其晶粒大小为15μm左右,施主掺杂Nb5+在TiO2晶粒中的固溶度为1.49%;势垒高度?B为0.28eV,势垒宽度xD为48nm;压敏电压V1mA为5.25V/mm,非线性系数α为4.2,εr为1.1×104。     

纳米TiO2添加剂对TiO2压敏陶瓷性能的作用

为了改善TiO2压敏陶瓷材料的电学性能,通过添加少量的纳米TiO2,使其压敏电压有了明显的降低,非线性系数有了明显的提高,并对其原因进行了合理分析.结果表明,随着烧结温度的提高,总趋势是压敏电压下降,非线性系数提高.当添加5%纳米TiO2并在1400℃烧结时,样品显示出较好的压敏特性:VImA=4.66V/mm,α=4.73和εr=1.1 9×104.     

La_2O_3掺杂对TiO_2系压敏陶瓷结构和性能的影响

采用传统的固相法制备了La2O3掺杂的TiO2系压敏陶瓷,通过XRD和SEM分析,测试其结构及压敏性能、介电常数和晶界势垒特性。结果表明:La2O3掺杂对所获陶瓷的结构和性能有显著的影响,在1380℃烧结条件下,掺杂x(La2O3)为0.70%的陶瓷表现出优良的综合电性能,其压敏电压为7.6V/mm,非线性系数为5.2,相对介电常数εr为9.96×104,介电损耗tanδ为0.32,这与该陶瓷具有最高的晶界势垒高度相一致。     

TiO2压敏陶瓷势垒高度的测定

基于典型的陶瓷工艺制备试样。压敏陶瓷可视为双向导通的二极管,将适用于齐纳二极管的半导体理论应用于TiO2-SrCO3-Bi2O3-SiO2-Ta2O5压敏陶瓷。测量了低压下的电流-电压(I-V)特性,根据lnJs与E1/2关系曲线的拟合直线的的截距得出了TiO2-SrCO3-Bi2O3-SiO2-Ta2O5压敏陶瓷的势垒高度。     

钛酸钡陶瓷离子缺位对晶界势垒的影响

利用电容-电压关系研究了施主Nb掺杂BaTiO_3陶瓷离子缺位对晶界势垒的影响,得出了样品在不同冷却速率下的晶界势垒高度和载流子浓度,其值与施主掺杂含量和样品的冷却速率相关,此结果可由在高、低施主掺杂含量下,晶粒边界处和晶粒体离子缺位的区别来解释。     

表面层对TiO2压敏陶瓷电学性能的影响

用电子陶瓷工艺制备了(La,Sr)掺杂的TiO2压敏-电容双功能元件,其压敏电压(V1mA)为8～38V·mm-1,非线性系数为3～5.5,介电常数可达105。样品的压敏电压受表面层影响显著,随着厚度的减少,V1mA从27～38V·mm-1降至8～15V·mm-1,但非线性系数与介电常数受表面层的影响甚小,这主要与烧结后在冷却过程中,空气中的氧在样品表面沿晶界扩散所形成的表面"氧化层"有关。     

MnO2添加剂对TiO2压敏陶瓷非线性的作用

为了改善ＴｉＯ＿２低压压敏陶瓷材料的非线性，本文通过添加少量的ＭｎＯ＿２。使其非线性系数有了明显地提高。并对其原因进行了合理分析。结果表明，ＭｎＯ＿２添加剂可提高材料的晶界势垒高度，从而提高了其非线性系数。     

掺Y对二氧化钛低压压敏陶瓷性能的影响

通过对样品密度、介电常数、I-V特性及晶界势垒特性的测定和分析,研究掺Y对(Y,Nb)掺杂的二氧化钛低压压敏-电容性能的影响.掺入x(Y2O3)0.60%的样品显示出最高的非线性常数(α=7.86)以及最高的相对介电常数(εr=8.54×104)和样品密度(可达理论密度的98.8%),与该样品最高且窄的晶界缺陷势垒相一致,是一种较为理想的压敏-电容陶瓷.提出了TiO2@Y2O3@Nb2O5晶界缺陷势垒模型.     

TiO2系压敏陶瓷施主掺杂研究

研究了Ta2O5和Nb2O5掺杂对TiO2系压敏陶瓷电性能的影响。采用电子陶瓷制备工艺,制备了两组TiO2系压敏陶瓷,借助热电子发射理论,分析了样品的I-V特性及介电频谱特性。结果发现,Ta2O5掺杂的样品具有最低的压敏电压(E10mA=5.03 V.mm–1)和最大的视在介电常数(εra=1.5×105)。     

Sr掺杂对TiO2系压敏陶瓷电性能的影响

以TiO2为原材料,制备了具有压敏–电容复合功能的TiO2系压敏陶瓷材料。通过测试典型样品的V-I特性、D-f特性、电容特性及复阻抗频率谱,研究了不同掺Sr量的TiO2系压敏陶瓷材料的相关电学性质。实验结果表明,掺Sr量在强烈影响材料压敏性能的同时,对材料的电容特性也会产生较大影响。在掺Sr量为x (Sr)=0.6%时,样品表现出最好的压敏性质,其压敏电压为55 V/mm,a可达到5,1 kHz下损耗为0.1,相对介电常数可达2.8?05。     

Ta2O5对TiO2基压敏陶瓷半导化的影响

研究Ta2O5对（Sr，Bt，St，Ta）掺杂的TiO2基压敏陶瓷半导化的影响，发现随着Ta2O5增加，晶粒电阻呈现“U”字型变化规律，按照配方TiO2＋0．3％（SrCO3＋Bt2O3＋SiO2）＋0．1%Ta2O5（摩尔分数）配制的样品的晶粒电阻最小，这表明适当增加施主Ta2O5的含量有助于材料晶粒的半导化。     

粉料埋烧的TiO2瓷致密性和微观规整性研究

通过与裸烧工艺的对比实验,研究了粉料埋烧对TiO2陶瓷性能的影响.采用金相显微分析、密度测量、压敏电压测量和介电测量等实验手段,分析了埋烧的作用机理.结果表明,采取粉料埋烧有利于晶粒均匀生长、促使陶瓷致密(密度达4.112 g·cm-3)、降低压敏电压(E10mA=5.4 V·mm-1),同时提高了介电常数(εra=7.61×104).该研究结果为TiO2基低压压敏电阻器的研制探索出一条新途径.     

TiO_2压敏电阻陶瓷元件等静压成型试验研究

采用干压及干压加等静压两种成型方法,通过对不同样品的电性能和焊接性能的比较,并通过SEM微观形貌的观察,研究了等静压成型对TiO2压敏电阻陶瓷元件的微观结构及电性能的影响。结果表明,经等静压成型的TiO2压敏电阻陶瓷的微观结构比较致密,气孔减少,元件的电压一致性和焊接性能得到较大的改善。     

TiO2薄膜的制备及其压敏特性研究

对热氧化制备的TiO2薄膜的低压压敏特性进行了研究.首先利用直流磁控溅射方法在重掺Si衬底上沉积一层金属钛膜,然后在退火炉中热氧化得到TiO2薄膜.XRD分析结果表明,Ti金属膜热氧化所得的TiO2薄膜为金红石结构,当热氧化温度600～800 ℃时呈现(200)择优取向性.I-V测试结果表明,择优取向的TiO2薄膜相对非择优取向的TiO2薄膜具有更高的压敏阈值电压.进一步分析表明,阈值电压与择优取向性的关系起源于薄膜厚度的变化.