一种新型低功耗UHF RFID标签数字基带

设计了一款符合EPC C1 G2/ISO 18000-6C协议的超高频射频识别标签数字基带处理器。采用新型数字基带结构,并运用门控时钟、异步计数器和多种低频时钟协同工作等多种低功耗设计方法,降低了标签芯片的功耗和面积。在TSMC 0.18 μm标准CMOS工艺下流片,数字基带处理器版图面积为0.14 mm²,数字部分平均功耗为14 μW。     

无源UHF RFID芯片中低功耗基带处理器的设计

对UHF RFID标签芯片的数字基带处理器结构及工作原理进行了分析。该基带处理器兼容ISO18000-6C协议。采用一系列先进的低功耗技术,如门控时钟技术、减小工作电压、降低时钟频率等,以降低无源射频识别标签的功耗。整个标签芯片采用TSMC 0.18μm 1P5M嵌入式EEPROM混合CMOS工艺实现。测试结果表明,该芯片正常工作的最低电压仅为1 V,平均电流为6.8μA,功耗为6.8μW,面积仅为150μm×690μm。     

UHF RFID标签基带处理器的低功耗设计

随着超高频RFID标签的应用越来越广泛,在提高其性能上的需求也越来越迫切.对于无源标签,工作距离是一个非常重要的指标.要提高工作距离,就要降低标签的功耗.着重从降低功耗方面阐述了一款基于ISO18000-6 Type C协议的UHF RFID标签基带处理器的设计.简要介绍了设计的结构,详细阐述了各种低功耗设计技术,如动态控制时钟频率、寄存器复用、使用计数器和组合逻辑代替移位寄存器、异步计数器、门控时钟等的应用.结果证明,这些措施有效地降低了功耗,仿真结果为在工作电压为1 V,时钟为2.5 MHz时,功耗为4.8 μW;目前实现了前三项措施的流片,测试结果表明工作电压为1 V,时钟为2.5 MHz时,功耗为8.03 μW.     

一种低功耗UHF RFID标签数字基带处理器

超高频射频识别(UHF RFID)电子标签的低功耗设计是当前的研究热点与难点。数字基带部分的功耗占芯片总功耗的40%以上,而时钟模块的功耗约为基带部分的50%。针对此问题,设计了一种兼容EPCTM C1 G2/ISO 18000-6C协议的新型UHF RFID标签数字基带处理器。围绕时钟信号设计了新型数字基带架构,引入局部低功耗异步电路结构,并采用模块时钟的门控动态管理技术,尽可能降低功耗。该数字基带电路在FPGA上完成了功能实测,采用SMIC 0.18 μm CMOS完成了芯片级的逻辑综合及物理实现。结果表明,版图面积为0.12 mm²,平均功耗为 8.8 μW。     

基于BLF时钟的RFID低功耗数字基带设计

提出了一种符合ISO/IEC 18000-6C协议中关于时序规定的射频识别(RFID)无源标签芯片低功耗数字基带处理器的设计.基于采用模拟前端反向散射链路频率(BLF)时钟的方案,将BLF的二倍频设置为基带中的全局时钟,构建BLF和基带数据处理速率之间的联系;同时在设计中采用门控时钟和行波计数器代替传统计数器等低功耗策略.芯片经TSMC 0.18 μmCMOS混合信号工艺流片,实测结果表明,采用该设计的标签最远识别距离为7 m,数字基带动态功耗明显降低,且更加符合RFID协议的要求.     

射频识别芯片设计中时钟树功耗的优化与实现

UHF RFID是一款超高频射频识别标签芯片,该芯片采用无源供电方式,对于无源标签而言,工作距离是一个非常重要的指标,这个工作距离与芯片灵敏度有关,而灵敏度又要求功耗要低,因此低功耗设计成为RFID芯片研发过程中的主要突破点。在RFID芯片中的功耗主要有模拟射频前端电路,存储器,数字逻辑三部分,而在数字逻辑电路中时钟树上的功耗会占逻辑功耗不小的部分。本文着重从降低数字逻辑时钟树功耗方面阐述了一款基于ISO18000-6Type C协议的UHF RFID标签基带处理器的的优化和实现。     

低功耗UHF RFID标签基带处理器的ASIC实现

设计并实现了一种新颖的超高频RFID标签的基带处理器.该标签以ISO/IEC 18000-6C协议为基础,但在反向链路通信方面,在原协议FM0编码/Miller调制副载波的基础上增加了扩频编码的实现,目的是提高反向链路的通信信噪比.该设计支持协议要求的所有11条强制命令的读写操作,概率/分槽防冲突算法,以及对存储器的读写操作.设计中采用了低功耗技术,显著降低了芯片的平均功耗和峰值功耗.芯片采用0.18 μm6层金属CMOS工艺进行流片,面积为0.5mm2.测试结果表明,芯片消耗功耗约为16μW,最低工作电压为1.04 V.     

面向ISO18000-6C协议的无源超高频射频识别标签芯片设计

本文提出了一种面向ISO18000-6C协议的无源超高频射频识别标签芯片设计。为了降低芯片的成本和功耗,本文设计了一种低功耗且不含电阻的稳压电路,一种低功耗且频率精度达到4%的时钟产生电路,以及一种新颖的具有大动态范围的ASK解调电路。本文还阐述了基于门控时钟技术的低功耗数字基带电路设计。该标签芯片的总功耗约为14微瓦,灵敏度达到-9.5dBm,读取距离可达5米。整个标签采用TSMC 0.18um CMOS工艺实现,芯片尺寸为880um880um。     

一种UHF RFID标签低功耗物理设计与实现

针对超高频射频识别(UHF RFID)标签低功耗、低成本的要求,本文基于EPC Class-1 Generation-2/ISO18000-6C协议,提出一种采用多电源电压域、新型时钟树综合与局部时钟树构建的物理设计方法。该方法结合广泛应用的门控时钟技术,对芯片时钟网络进行优化设计。与传统方法相比,该方法大幅度减少时钟缓冲器插入数量,有效降低时钟网络功耗,减小芯片面积。最终验证结果表明,所设计的标签符合协议,芯片总面积为0.72mm2,其中数字逻辑面积0.15mm2,平均功耗为9.76μW,在TSMC 0.18μm的标准CMOS工艺下实现流片。     

超高频RFID标签数字电路的低功耗设计

无源标签的识别距离主要与功耗有关,因此降低标签的功耗成为设计者重点关注的目标。采用门控时钟、算法优化、行波计数器、低阈值电压以及功耗管理单元等低功耗技术,对基于ISO/IEC 18000-6C标准协议的超高频RFID标签芯片的数字电路进行功耗优化。仿真结果显示,在1.8 V工作电压下,电路功耗为12.3 μW,与优化前电路相比,功耗优化率达43.6%,有效降低了标签数字电路的功耗。     

A 90nm Passive RFID Tag's Custom Baseband Processor for Subthreshold Operation Below 0.3V

In the design of passive Radio frequency (RF) tags' baseband processor, subthreshold timing and wide-range-Process, voltage and temperature (PVT) varia-tion problems are the bottlenecks to extend the tag's work-ing range. A sophisticated processor is presented based on the EPC and ISO protocol. Power-aware ideas are applied to the entire processor, including data link portions. In-novatively, a novel custom ratioed logic style is adopted in critical logic paths to fundamentally speed up the cir-cuit operations at ultra-low-voltage. The proposed base-band processor was fabricated in 90nm CMOS, another baseband processor design by regular standard-cell-based design flow was also fabricated for comparison. In mea-surement the proposed design indicates good robustness in wide-range supply and frequency variation and much more competent for subthreshold operation. It can oper-ate at minimum 0.28V supply with power consumption of 129nW.     

面向海关应用的UHF RFID电子标签芯片基带处理器

设计了一款基于ISO 18000-6C协议且适用于海关集装箱运输监控的数字基带处理器。提出并分析了数字基带处理器的总体结构以及模块划分,详细介绍了锁离合采集、锁离合监测记录等关键电路的设计。芯片采用TSMC 0.18μm 1P5M嵌入式EEPROM混合CMOS工艺实现。测试结果表明,芯片支持协议规定的所有功能,能正确记录开锁次数,其正常工作的最低电压为1V,平均电流为6.7μA,功耗为6.7μW,芯片尺寸为710μm×320μm。     

UHF RFID标签基带处理器的ASIC设计

提出了一款基于EPC Class1 Generation2协议的UHF RFID标签基带处理器。考虑到工作距离是无源标签的一个重要指标,要提高工作距离,就要降低标签功耗,采取了一系列低功耗措施,如2.56MHz和1.28MHz的双时钟策略、增加单元开关功能以及使用异步计数器等。设计采用TSMC 0.18μm工艺,工作电压为1.8V,功耗为6.4μW,版图尺寸为415μm×398μm。采用Xilinx的FPGA开发平台进行验证,测试结果满足C1G2协议要求。     

超高频RFID读写器基带处理器的设计

为实现单芯片的超高频读写器,提出了一种读写器基带处理器的设计方案.设计采用了微处理器IP核在AFS600上搭建一个读写器数字基带,在原本不支持调试模式的微处理器上扩展了片上调试功能,为集成开发环境Keil开发出动态链接库实现了对数字基带的在线调试.为实现ISO/IEC 18000-6C协议,用硬件实现了收发通路原型,并在AFS600平台上完成了FPGA验证.设计采用TSMC 0.25 μm Embedded Flash工艺完成了芯片的版图设计.该基带处理器实现了读写器基带和标签的正常通信,为最终实现单芯片读写器创造了条件.     

一种低功耗高频RFID标签芯片基带控制器

设计了一款应用于高频射频识别标签芯片的基带控制器。该基带控制器符合ISO15693标准协议,满足无源射频识别标签的低成本、低功耗的需求。详细论述了解码电路、命令响应模块及状态机、数据组织模块等关键电路的设计。芯片采用中芯国际0.35μm2P3M嵌入式EEPROM的混合信号CMOS工艺实现,基带控制器的Core面积仅为0.23mm2,功耗低至66.8μW。     

Bridging dream and reality: programmable baseband processors for software-defined radio - [integrated circuits for communications]

A programmable radio baseband signal processor is one of the essential enablers of software- defined radio. As wireless standards evolve, the processing power needed for baseband processing increases dramatically and the underlying hardware needs to cope with various standards or even simultaneously maintaining several radio links. Meanwhile, the maximum power consumption allowed by mobile terminals is still strictly limited. These challenges require both system and architecture level innovations. This article introduces a design methodology for radio baseband processors discussing the challenges and solutions of radio baseband signal processing. The LeoCore architecture is presented here as an example of a baseband processor design aimed at reducing power and silicon cost while maintaining sufficient flexibility.     

物联网中UHF频段RFID读写器设计

基于物联网中数据采集的需要,设计了一个UHF频段便携式RFID读写器。介绍了读写器的工作原理,重点阐述了射频前端电路的设计。用专用芯片AS3992及其外围电路完戍射频信号的收发,用STM32系列单片机完成基带信号处理和控制。还简单介绍了系统的软件工作流程以及低功耗设计的细节。测试结果表明：该读写器支持ISO／IEC18000—6B／6C协议,具备小型化、远距离、低功耗、易扩展等特点,能满足智能物联网的实际需要。     

SoC低功耗设计中的DVS技术

随着系统芯片(SoC)集成更多的功能并采用更先进的工艺,它所面临的高性能与低功耗的矛盾越来越突出.动态电压调整(DVS)技术可以在不影响处理器性能的前提下,通过性能预测软件根据处理器的繁忙程度调整处理器的工作电压和工作频率,达到降低芯片功耗的目的.文中讨论了DVS技术降低功耗的可能性,介绍了如何利用两种不同的DVS技术让处理器根据当前的工作负荷运行在不同的性能水平上,以节省不必要的功耗.