基于FPGA的32位ALU软核设计

介绍了一种基于可编程逻辑器件FPGA和硬件描述语言VHDL的32位ALU的设计方法。该ALU采取层次化设计方法,由控制模块、逻辑模块、加减法模块、乘法模块和除法模块组成,能实现32位有符号数和无符号数的加减乘除运算,另外还能实现9种逻辑运算、6种移位运算以及高低字节内容互换。该ALU在QuartusII软件环境下进行了功能仿真, 通过验证表明,所设计的ALU完全正确,可供直接调用。     

一种基于ALU运算单元的译码分配电路设计

本文介绍了一种基于ALU运算单元的译码器分配电路硬件设计,利用verilog硬件描述语言实现整体设计,并利用仿真编译工具对硬件功能进行验证.该译码分配电路实现了对ALU指令行进行逻辑解析,译成各个控制字,控制ALU指令的执行.     

基于FPGA的32位ALU的设计与实现

针对FPGA运算速度快,设计灵活的特点,提出了一种新颖的利用可编程逻辑器件FP-GA和硬件描述语言VHDL实现的功能齐全的32位ALU的方法.该ALU具备4种算术运算,9种逻辑运算,4种移位运算以及比较、求补、奇偶校验等共20种运算.采用层次化设计,给出了ALU的主要子模块,各模块均占用了较少的逻辑资源（LE）,实现了节省资源与速度提升.通过QuartusⅡ9.1进行编译,Modelsim6.5SE进行仿真,仿真结果与预期结果一致,将设计下载到Altera公司的EP2C35F484C6 FPGA中进行验证,证实了设计的可行性.实验结果表明,采用基于FPGA技术设计运算器灵活易修改,提高了设计效率.     

基于功能复用的高性能ALU设计

算术逻辑单元(ALU)是处理器中不可或缺的重要部分,可以进行两输入逻辑和加减法运算.设计了一款通用数字信号处理器中使用的高性能ALU.提出了一种高效的逻辑与算术运算复用的电路结构,提高复用度的同时,减少了ALU的面积.并提出一种融合进位选择和超前进位加法器结构的优化进位链设计,该进位链可以提高加法器的速度,并同时支持数字信号处理器的双16位运算.     

基于常规逻辑门和原理图方式的可逆逻辑描述

针对可逆逻辑综合在设计较大规模可逆逻辑电路(ALU)时遇到的瓶颈问题。文中借用现行EDA技术的逻辑描述和验证能力,可逆逻辑门的功能表达式为依据,设计具有等功能的常规逻辑组合电路,通过等功能代换的方法,设计实现以常规原理图方式描述的可逆ALU。仿真图中显示的16种运算结果表明,该方法具有一定的可行性和有效性。     

一种高性能低功耗微控制器的设计

阐述了一种高性能低功耗MCU的设计。谊MCU和标准8051具有相同的指令系统和功能，通过体系结构上釆用哈佛结构、1时钟机器周期和指令预取，提高MCU的工作效率；利用门控时钟，降低MCU的功耗。在CPU内部模块上，设计了独立于ALU的乘除法模块、并行执行结构ALU、多时钟体系状态机，以提高MCU的速度，从而达到优于标准8051的性能．釆用所设计的MCUIP核，成功地在Altera的APEX20K上通过FPGA仿真，谊器件可方便地运用于片上系统(SOC)。     

一种适合ECC的三级流水模乘加单元设计

大数模乘和模加/减是椭圆曲线密码学(Elliptic Curve Cryptography,ECC)中的基本运算.通过分析改进的Montgomery模乘算法,把模乘运算划分成3个阶段映射到3级流水线电路中,并在不影响模乘运算效率的情况下添加少量的硬件资源到流水线的第3个阶段,得到了一个模乘加单元(Modular Multiplication and Addition Unit,MMAU).和Crow等人给出的包含4个模操作ALU的模运算处理器相比,三级流水的MMAU节省了50%的资源,同时吞吐量提高了6%.     

基于Verilog HDL的微处理器ALU运算流水线设计

本文使用硬件描述语言VerilogHDL设计了一个ALU运算流水线,包括接口、FIFO模块、ALU模块和测试环境等,有助于提高微处理器的运算效率,为通过先进的描述手段设计微处理器打下良好的基础。     

DJS—051微型计算机(电脑)试制成功

我厂技术人员在上级领导和厂党委的亲切关怀和热情支持下,继研制成功中央微处理机(算术逻辑单元ALU,通用寄存器GR,微程序控制单元MCU和微程序唯读存储器四块大规模集成电路)之后,于七八年十一月十四日装制成功我国第一台大规模集成电路微型电脑。     

基于VMM的ALU验证

基于VMM方法学设计和实现了一个随机验证环境,验证一个64位ALU。该验证环境具备一套功能完备的随机测试程序发生器,可以生成覆盖率指导的有约束的定点、浮点指令序列,调用一个由C语言实现的参考模型进行运算结果自检,并采用覆盖率收敛技术实现覆盖率快速收敛。实践结果表明,设计的随机验证环境,能够高效验证ALU的各项逻辑功能,减少测试时间,且随机测试程序生成模块可以简单移植应用于处理器其他模块的功能验证。     

Reducing Switching Activity of Subtraction via Variable Truncation of the Most-Significant Bits

Reducing switching activity of Arithmetic and Logic Unit (ALU) is important for design of low-power processors. Due to two's complement data notation and fixed bit-width, existing ALUs perform many redundant signal transitions during subtraction, dissipating power. This paper proposes a new scheme that adaptively adjusts the ALU bit-width to input data variation. Unlike related techniques, the scheme masks the number of the Most Significant Bits whose values remain unchanged, thus preserving unnecessary signal variations in corresponding hardware. The scheme is simple in implementation yet efficient in performance. According to simulations, it can reduce the total number of signal transitions per subtraction as much as half and save up to 30% of energy/operation without sacrificing the quality of results.     

Optimized reversible arithmetic logic units

Arithmetic Logic Unit(ALU) as one of the main parts of any computing hardware plays an important role in digital computers. In quantum computers which can be realized by reversible logics and circuits, reversible ALUs should be designed. In this paper, we proposed three different designs for reversible 1-bit ALUs using our proposed 3×3 and 4×4 reversible gates called MEB3 and MEB4(Moallem Ehsanpour Bolhasani) gates, respectively. The first proposed reversible ALU consists of six logical operations. The second proposed ALU consists of eight operations, two arithmetic, and six logical operations. And finally, the third proposed ALU consists of sixteen operations, four arithmetic operations, and twelve logical operations. Our proposed ALUs can be used to construct efficient quantum computers in nanotechnology, because the proposed designs are better than the existing designs in terms of quantum cost, constant input, reversible gates used, hardware complexity, and functions generated.     

软件单元测试用例的设计与执行

单元测试是针对单个功能模块的测试，能尽早发现缺陷，降低滞后纠错的高成本，是软件测试的重要环节。本文在对单元测试和测试用例的开发周期做了简要说明之后，重点介绍了如何设计单元测试用例执行简单的单元测试，以及如何利用测试自动化执行测试用例加快单元测试速率。     

基于FPGA的计算机运算器

为了适应目前学院对计算机组成原理实验平台的要求,开发了一个基于FPGA的计算机运算器,用软件的思想来模拟硬件的功能,利用FPGA芯片模拟8位字长运算器,可实现多种算术运算和逻辑运算并显示。用手动开关给出控制信号来控制运算器的运行,通过观察数据灯、地址灯、状态灯来了解运算器运行情况。该文主要讨论了系统的下位机硬件设计和上下位机的通讯设计。     

基于FPGA和单片机的多通道同步触发信号发生器

介绍一种用于固态调制器的多路同步触发脉冲信号发生器。在单片机AT89S52和现场可编程门阵列(FPGA)的控制下,触发信号按多脉冲猝发模式高重复频率输出,并且每个子脉冲的脉宽、频率等参数均可单独实时调制。触发信号系统和高压功率系统之间采用光电同步隔离,降低了高压部分对低压部分的干扰。发生器具有操作方便,信号稳定,多路同步输出等特点。得到最多240路同步信号、最多4脉冲猝发的触发脉冲。     

支持预取的微程序控制器的一种优化设计

微程序控制器主要是用于微指令排序和微指令执行。文章详细介绍了龙腾“C1”微处理器中微控器的体系结构，以高性能为目标，对微控器的预取部件进行了优化设计，并设计了微指令格式，同时在微控器审还采用了流水技术来优化设计。通过仿真结果表明系统性能得到提高，执行速度得到加快，达到了预期目的。     

基于RISC技术的实现单字节乘法的MCU设计

基于RISC技术实现单字节乘法的微控制器设计主要包括：RISC指令集的选取、取指单元、译码单元、执行单元的设计.该微控制器包含8个模块：8位指令存储器、12位程序计数器、12位地址选择器、可进行16位加法的算术运算器、16位累加器、16选8的数据选择器、8位数据控制器以及状态机.为了进行测试,又增加了3个外围模块：RAM,ROM和addr_decode.设计使用可综合的Verilog 语言描述,Modelsim 5.7 PE软件仿真.     

一种基于ARM Cortex微控制器的相位差检测方法

针对周期信号之间的小相位差难以检测的问题,提出了一种基于ARM Cortex高性能微控制器,采用相位差放大处理技术的相位差检测方法,先使用放大器和比较器对初始信号进行处理,产生3个方波信号,然后利用ARM Cortex处理器I/O口的中断功能来检测相位差。根据本方法进行了系统的软件、硬件设计和实际信号测试,测试结果表明:信号在1 kHz时不确定度能达到2%。     

Design of CNTFET-based 2-bit ternary ALU for nanoelectronics

This article presents a hardware-efficient design of 2-bit ternary arithmetic logic unit (ALU) using carbon nanotube field-effect transistors (CNTFETs) for nanoelectronics. The proposed structure introduces a ternary adder–subtractor functional module to optimise ALU architecture. The full adder–subtractor (FAS) cell uses nearly 72% less transistors than conventional architecture, which contains separate ternary cells for addition as well as subtraction. The presented ALU also minimises ternary function expressions with utilisation of binary gates for optimisation at the circuit level, thus attaining a simple design. Hspice simulations results demonstrate that the ALU ternary circuits achieve great improvement in terms of power delay product with respect to their CMOS counterpart at 32 nm.     

基于IP核的8位微控制器设计

设计能力和工艺集成能力之间差距的不断扩大阻碍了片上系统的有效开发,为此必须提高设计人员的设计能力,降低产品开发周期和成本.利用IP参数化技术,把设计重用方法应用于8位微控制器设计,提出了基于IP核重用的8位微控制器设计方法,重用开发人力消耗节约70%,显著提高了设计效率,并通过实际微控制器系列设计实例阐述了该设计方法的实施和IP核复用策略.