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设计了一种适于嵌入式FPGA应用的可重构Σ-Δ调制器,并采用高效的流水线结构实现,它能够被设置为3阶或5阶,可支持不同字长(16-/18-/20-/24-位)PCM数据的满幅输入。通过Matlab仿真,针对16位、44.1 kHz、过采样率为128的输入信号,工作在三阶情况下的调制器可以获得超过100 dB的信噪比(SNR);而在输入为24位1、92 kHz、过采样率为32时,工作在5阶情况下的调制器的信噪比(SNR)超过了150 dB,很好地抑制了通带内的噪声。 相似文献
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提出了一种高速高分辨率的过采样率可配置的四阶基于2-1-1级联拓扑结构的Sigma Delta A/D转换器的设计方法。设计采用的是0.18μm CMOS混合工艺,模拟电路和数字电路的供电电压分别为3.3V和1.8V。该转换器的采样时钟速率最高可以达到64MHz,过采样率可以配置为32、16两种方式,当过采样率为32时,可达到115dB的无杂散动态范围和95dB的信噪比,总功耗约为200mW。 相似文献
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针对可满足近似完全重构的双通道混合滤波器组,其中高阶数的模拟滤波器一般不容易设计优化。采用遗传算法设计5阶模拟分解滤波器,并基于逆快速傅里叶变换实现数字综合滤波器的设计优化以滤除掉镜像频谱,保证近似完全重构。文中设计了由5阶模拟分解滤波器和32阶数字综合滤波器组成的混合滤波器组,仿真结果表明:可以实现的最大失真误差为4.761 8×10-11dB,平均失真误差为-9.2×10-14dB,最大混叠误差为-154 dB,平均混叠误差为-200 dB,可满足24 bits的模数转换器系统的要求。 相似文献