共查询到10条相似文献,搜索用时 31 毫秒
1.
随着线路的精细化发展,PCB布线密度越来越高,部分BGA板已取消通孔与焊球间的引线设计,为此须将BGA焊点与通孔重叠即制作成盘中孔工艺,以满足更高密度的布线需求。传统的盘中孔制作大多采用油墨或树脂塞孔再沉铜电镀的工艺生产,此工艺总是面临塞孔不饱满/黑孔/结合力不足等缺陷,给后续焊接带来极大的品质隐患。本文主要针对盘中孔黑孔及结合力不足进行了验证分析,并通过工艺优化进行了有效改善,大大提高了生产品质及一次性良率。 相似文献
2.
3.
在90 nm工艺时代,接触孔工艺问题对于提升90 nm产品的成品率具有重要意义.基于在90 nm工艺中接触孔四周存在的较为严重的Cu扩散问题,通过失效分析,确定引起Cu扩散问题的主要原因是由于光刻胶残留造成的.通过合理的设计,优化了光刻胶清洗流程,最终达到成品率提升的目的. 相似文献
4.
设计DOE试验,对高厚径比值密集盘内孔(AR≥1 0,孔心距≤0.80mm)树脂塞孔进行了研究,通过分析确定了塞孔角度是影响树脂塞满度的主要因素,并找到了高厚径比值密集盘内孔树脂塞孔的最佳工艺参数。 相似文献
5.
静态随机存储器(SRAM)是集成电路中重要的存储结构单元。由于其制备工艺复杂、关键尺寸较小、对设计规则的要求最为严格,因此SRAM的质量是影响芯片良率的关键因素。针对一款微控制单元(MCU)芯片的SRAM失效问题,进行逻辑地址分析确认失效位点,通过离子聚焦束(FIB)切片及扫描电子显微镜(SEM)分析造成失效的异常物理结构,结合平台同类产品的设计布局对比及生产过程中光刻工艺制程的特点,确认失效的具体原因。对可能造成失效的工艺步骤或参数设计实验验证方案,根据验证结果制定相应的改善措施,通过良率测试及SEM照片确认改善结果,优化工艺窗口。当SRAM中多晶硅线布局方向与测试单元中一致时,工艺窗口最大,良率稳定;因此在芯片设计规则中明确SRAM结构布局方向,对于保证产品的良率具有重要意义。 相似文献
6.
在28 nm低功耗工艺平台开发过程中,对1.26 V测试条件下出现的SRAM双比特失效问题进行了电性能失效模式分析及物性平面和物性断面分析.指出失效比特右侧位线接触孔底部空洞为SRAM制程上的缺陷所导致.并通过元素成分分析确定接触孔底部钨(W)的缺失,接触孔底部外围粘结阻挡层的氮化钛(TiN)填充完整.结合SRAM写操作的原理从电阻分压的机理上解释了较高压下双比特失效,1.05 V常压下单比特不稳定失效,0.84 V低电压下失效比特却通过测试的原因.1.26 V电压下容易发生的双比特失效是一种很特殊的SRAM失效,其分析过程及结论在集成电路制造行业尤其是对先进工艺制程研发过程具有较好的参考价值. 相似文献
7.
一种DSP芯片的失效分析 总被引:1,自引:1,他引:0
结合一种DSP芯片的失效分析过程,失效改进措施讨论了失效分析的常规手段,在设计中,因为对MCP方式封装、内部多电源、设计中包含多种工艺器件的芯片可靠性设计方法缺乏经验,导致产品失效,在后期经过减小工作电流,防LATCH-UP设计、多电源物理隔离等方法改进设计,并达到设计目的. 相似文献
8.
9.
用于双极电路ESD保护的SCR结构设计失效分析 总被引:1,自引:0,他引:1
针对目前双极电路的ESD保护需求,引入SCR结构对芯片进行双极电路ESD保护。通过一次流片测试,发现加入SCR结构的电路芯片失效,SCR结构的I-V特性曲线未达到要求。从设计问题和工艺偏差两方面入手,分析了失效原因,通过模拟仿真,验证了失效是因为在版图设计时为节省版图面积,将结构P阱中NEMIT扩散区域边上用来箝位的电极开孔去掉造成的,并非工艺偏差导致的。通过二次流片测试,验证了失效原因分析的正确性,SCR器件结构抗ESD电压大于6kV,很好地满足了设计要求。 相似文献
10.
阐述了MOSFET产品的应用前景,说明了其封装工艺流程及注意事项,通过对MOSFET电路常见失效现象的分析验证,探讨MOSFET产品的失效机理及其影响,对相应的失效现象制定合理的失效分析方案,确保有效查找失效的具体原因,并对失效原因从设计、工艺和材料选用等方面提出改善措施。 相似文献