点数可配置FFT处理器ASIC设计

本文提出了一种利用Radix-2² FFT算法实现的可配置点数的FFT处理器硬件实现结构。Radix-2² FFT算法最后一级碟形运算单元可以选择碟形1或者碟形1/碟形2,从而可以完成任意2n点FFT运算。据此提出可配置点数的FFT硬件结构,采用串行流水线单路延时置换结构,完成2048～256序列点数的可配置FFT处理器ASIC设计。芯片测试结果验证了基于Radix-2²算法的可配置点数FFT硬件结构可以完成4096～256点数频谱分析,4096点FFT计算时间少于90.02us,运算精度SQNR可以达到50.65dB,满足运用需求。     

低功耗浮点FFT处理器的设计

介绍了一种基于现场可编程门阵列(FPGA)的低功耗可配置浮点快速傅里叶变换(FFT)处理器的设计,可进行4点、16点、64点以及256点运算。采用按频率抽取的基–4算法和基于存储器的单蝶形结构。对蝶形运算单元进行优化,减少乘法器的数目,降低了功耗。存储单元采用乒乓存储结构,提高了数据的吞吐率。同时,采用浮点运算提高了处理器的运算精确度。该处理器采用中芯国际(SMIC)0.18 μm工艺库进行综合,功耗为0.82 mW/MHz,并在ACX1329-CSG324 FPGA上实现。     

一种高速实时定点FFT处理器的设计

本文讨论了采用FPGA和ASIC硬件实现高速实时FFT处理器的设计方案，作者在这种高速FFT设计时选择的特点基于Radix4DIT算法、采用乒乓RAM的设计思路以及级与级间采用流水结构，另外由于FFT基4运算的复杂性，所以在设计基4运算单元、数据通道中串并转换、运算数据的立齐、颠倒位序、双地址发生等方面也有一些特点。整体上考虑是；尽可能地能够进行高速的FFT运算，本文针对1024点、16bits位长、定点数、复数点进行运算；考虑到芯片外围接口的问题，希望外围能够尽量方便用户使用，所以在外围数据、状态和控制线上比较精简，从而把复杂的控制部分转移到芯片内部实现。     

超长点数FFT处理器的旋转因子生成方法

对于大点数FFT处理器,提出了一种新的旋转因子生成方法。首先对三角函数曲线分段进行折线近似,将线段端点及斜率存入存储器,然后通过查表以及插值计算的方法来生成旋转因子。在保证FFT计算精度的前提下,极大地降低了对旋转因子存储器容量的需求,对大点数FFT处理器的单片ASIC实现具有重要意义。     

基于动态可重构的FFT处理器的设计与实现

提出了一种基于局部动态可重构(DPR)的新型可重构FFT处理器.相比传统的FFT设计,该设计方法在重构时间上得到了很大改进,同时,处理器能够动态地添加或移除重构单元.采用新颖的FFT控制算法,使得可重构部分面积很小.该处理器结构在Xilinx Viirtex2p系列FPGA上进行了综合及后仿真.较之Xilinx IPcore,其运算效率明显提高,而且还实现了IP核所不具备的动态可重构性.     

FFT复数处理器设计与FPGA验证

本文介绍了一种基于现场可编程门阵列(FPGA)的快速傅里叶变换(FFT)复数处理器设计,可进行1024点复数计算。采用按时间抽取的基-4算法和基于RAM的蝶形结构。同时对最后一级旋转因子进行了优化,减少了存储器的资源占用。使用流水线的处理结构,控制器简单。最后定点matlab建模与Synopsys的仿真器VCS仿真结果进行了对比,功能正确。完成整个运算仅用了2064个周期。最后用Altera公司的CycloneIVE系列EP4CE10E22C8芯片完成原型验证,在时钟频率为50MHz时,完成1024点复数FFT仅用41.28μs。     

基于FPGA的FFT处理器设计

在OFDM系统中，调制和解调是通过FFT来实现的，FFT算法的实现是实时高速信号处理系统设计中的难点。针对FFT在OFDM通信系统中的实际应用，提出了一种切实可行的基于FPGA（现场可编程门阵列）的FFT实现方法与硬件结构。论文重点介绍FFT控制模块的设计原理，设计了一种新的FFT控制器结构，并采用Quartus对控制器做了详细的仿真研究。结果表明控制器使蝶形运算、读取数据、存储数据等操作协调一致，而且提高了系统的处理速度，在计算和数据通信间取得了平衡。     

高效可配置浮点FFT处理器设计

为了克服高精度浮点FFT处理器具有较大资源开销的设计瓶颈,采用基于单口存储器的FIFO构建共享蝶形结构的R2/22SDF流水可配置结构.采用适合浮点设计的基2/22算法实现流水结构,不仅有利于可配置电路的实现,还能够有效减少复数乘法次数,提高复数乘法器的计算效率.采用双倍数据位宽的单口存储器实现FIFO存储器,有效避免了双口存储器面积和功耗较大的问题.改进的蝶形共享结构实现两级蝶形的合并,解决了单路径延迟反馈流水线结构蝶形单元利用率低的问题.与传统流水线结构FFT处理器设计相比,有效降低了浮点设计中的资源开销,提高了计算单元的利用效率.     

高吞吐率双模浮点可重构FFT处理器设计实现

高吞吐浮点可灵活重构的快速傅里叶变换(FFT)处理器可满足尖端雷达实时成像和高精度科学计算等多种应用需求。与定点FFT相比,浮点运算复杂度更高,使得浮点型FFT的运算吞吐率与其实现面积、功耗之间的矛盾问题尤为突出。鉴于此,为降低运算复杂度,首先将大点数FFT分解成若干个小点数基2^k 级联子级实现,提出分别针对128/256/512/1024/2048点FFT的优化混合基算法。同时,结合所提出同时支持单通道单精度和双通道半精度两种浮点模式的新型融合加减与点乘运算单元,首次提出一款高吞吐率双模浮点可变点FFT处理器结构,并在28 nm标准CMOS工艺下进行设计并实现。实验结果表明,单通道单精度和双通道半精度浮点两种模式下的运算吞吐率和输出平均信号量化噪声比分别为3.478 GSample/s, 135 dB和6.957 GSample/s, 60 dB。归一化吞吐率面积比相比于现有其他浮点FFT实现可提高约12倍。     

低成本可调FFT处理器的超大规模集成电路设计

文章提出了一种以基-22／23为基础的流水线结构,用以实现低成本、超大规模集成电路（VLSI）的快速傅里叶变换（FFT）处理器设计。该处理器在减少普通复数乘法器级数的同时,通过单路延时反馈（SDF）存取方式,以最少的存储字来获得FFT结果。对于数据通路,我们采用了混合浮点的数据缩放方式,在保证信噪比的同时,降低了数据长...     

Configurable FFT Processor Using Dynamically Reconfigurable Resource Arrays

This paper presents results of using a Coarse Grain Reconfigurable Architecture called DRRA (Dynamically Reconfigurable Resource Array) for FFT implementations varying in order and degree of parallelism using radix-2 decimation in time (DIT). The DRRA fabric is extended with memory architecture to be able to deal with data-sets much larger than what can be accommodated in the register files of DRRA. The proposed implementation scheme is generic in terms of the number of FFT point, the size of memory and the size of register file in DRRA. Two implementations (DRRA-1 and DRRA-2) have been synthesized in 65 nm technology and energy/delay numbers measured with post-layout annotated gate level simulations. The results are compared to other Coarse Grain Reconfigurable Architectures (CGRAs), and dedicated FFT processors for 1024 and 2048 point FFT. For 1024 point FFT, in terms of FFT operations per unit energy, DRRA-1 and DRRA-2 outperforms all CGRA by at least 2× and is worse than ASIC by 3.45×. However, in terms of energy-delay product DRRA-2 outperforms CGRAs by at least 1.66× and dedicated FFT processors by at least 10.9×. For 2048-point FFT, DRRA-1 and DRRA-2 are 10× better for energy efficiency and 94.84 better for energy-delay product. However, radix-2 implementation is worse by 9.64× and 255× in terms of energy efficiency and energy-delay product when compared against a radix-2⁴ implementation.

     

低功耗UHF RFID标签基带处理器的ASIC实现

设计并实现了一种新颖的超高频RFID标签的基带处理器.该标签以ISO/IEC 18000-6C协议为基础,但在反向链路通信方面,在原协议FM0编码/Miller调制副载波的基础上增加了扩频编码的实现,目的是提高反向链路的通信信噪比.该设计支持协议要求的所有11条强制命令的读写操作,概率/分槽防冲突算法,以及对存储器的读写操作.设计中采用了低功耗技术,显著降低了芯片的平均功耗和峰值功耗.芯片采用0.18 μm6层金属CMOS工艺进行流片,面积为0.5mm2.测试结果表明,芯片消耗功耗约为16μW,最低工作电压为1.04 V.     

一种新型高速低成本可重构FFT处理器结构

文中提出了一种基于FPGA的高速可重构FFT处理器结构.该结构采用精简控制算法[1]可针对从32点到1024点等不同点数数字信号进行FFT处理,并且在Xilinx公司Virtex2p系列FPGA上进行了综合及后仿真.结果表明该可重构结构相比Xilinx IP core而言资源占用减少16%~21%(slice),最高时钟频率提高了10%~30%,输入输出延时减少了56~116个时钟周期,运算效率明显提高,而功耗相当.可适用于低成本高速数字信号处理系统.     

低存储高速可重构LDPC码译码器设计及ASIC实现

在星上应用中,能够融合多种标准的可重构低密度奇偶校验(LDPC)码译码器受到越来越广泛地关注。然而,由于星上存储资源受限以及空间辐射效应对存储器的影响,传统需要消耗大量存储资源的可重构LDPC译码器很难适用于星上高速信号处理。该文提出一种新颖的可重构译码器架构,通过分层流水线迭代实现高吞吐率,通过结合不同LDPC码字的结构特点实现低复杂度的可重构译码,通过简化存储迭代传递信息以及信道对数似然比(LLR)信息节省存储空间。流片实现结果表明,在台积电(TSMC)0.13 mm工艺下,单路译码器最高可达1.5 Gbps的吞吐率,占用7.8 mm2的硅片面积,最高节省40%的存储资源。     

一种低功耗可配置乘加器的设计

提出一种可配置的64位乘加器.根据计算模式的不同,该乘加器能够1次完成1个64×64、2个32×32、4个16×16和8个8×8的有/无符号乘加计算.在部分积(PP)产生电路中插入模式相关的选择器,并在最终树和最后的加法器中插入模式相关的进位消除电路,来实现乘加器的可配置.通过对部分积重新进行编排,避免了在部分积压缩树中插入进位消除电路.在部分积压缩树中,采用一种低功耗4:2压缩器,有效降低了功耗和面积.最后,对乘加器的速度、面积和功耗等性能进行了分析.     

基于FPGA的FFT处理器设计

在火车车轮的振动式擦伤检测系统中,经常需要对振动信号进行频谱分析,为实现振动频谱信号的及时输出,在此根据FFT算法中的一种变形运算流图,提出一种基于FPGA的FFT流水线结构,总结了利用流水线结构实现这种FFT运算流图的数据存取规律,并按此结构利用Verilog语言设计了64点数据的6级流水线运算结构。利用振动信号测试数据进行仿真实验,结果表明该设计方法的正确可靠。     

基于动态可重构技术的阵列型处理器设计

在现有可重构处理器设计的基础上,提出了一种改进的阵列型动态可重构处理器-IRAP.在IRAP中,将处理单元组成的阵列按象限划分为4个区域,每个区域包含个可配置的处理单元,运算时不同区域可以根据需要进行不同的配置,增加了配置的灵活性,提高了系统的执行效率;同时增加了系统数据的传输带宽,并根据数字信号处理中常用的蝶形算法对阵列互联进行了优化.仿真结果显示,在FFT等典型数字信号处理应用中,IRAP具有比改进原型更优的性能.