用递归和W变换计算一维循环卷积

本文利用递旭和Ｗ变换得到了一维循环卷积计算的新方法，的需运算量比已有方法少。     

基于ADSP-TS201的大点数FFT实现

为了解决雷达信号处理中大点数脉压问题,将一维大点数FFT拆成二维实现。首先给出大点数FFT变换的数学原理,然后以96K点为例,介绍了其在通用处理器ADSP-TS201的实现过程。测试结果表明,所提出的处理方式不仅能正确实现大点数FFT变换,而且具有较好的实时性。     

大点数FFT的工程案例

快速傅里叶变换(FFT)是数字信号处理课程中的重要知识点,该算法工程应用非常广泛。但FFT算法的推导过程比较复杂,学生不太容易深刻领会并灵活运用。本文以某型多频连续波雷达的数据处理为例,介绍如何利用16K缓存的芯片来实现128K点的FFT运算,通过实际工程案例来加深学生对FFT算法的理解,提高学生解决工程问题的能力。     

一种2-D循环卷积数据的构造方法

考虑到循环卷积在二维（2-D）信号处理中的重要作用,研究了2-D循环卷积数据的构造问题。基于信号处理中2-D卷积理论,首先着重分析了循环卷积数据和线性卷积数据、以及非完全线性卷积数据的特殊关系。基于该关系,给出了一种利用2-D非完全线性卷积数据构造2-D循环卷积数据的有效方法,该方法通过将非完全线性卷积分成相应子块,继而进行合并,实现了循环卷积数据的构造。实验仿真结果显示了提出方法的有效性。     

基于圆周卷积的长序列小波变换快速实现

根据小波变换的基本特点,在运用重叠保留法对长序列进行分段处理的基础上,提出用圆周卷积来实现快速小波变换中大量的线性卷积运算。通过Matlab仿真实现,结果验证了算法的正确性,运算速度较传统线性卷积方法有很大提高。该方法有着很好的并行度,有利于信号的实时处删。     

大点数FFT设计中提高资源利用率的方法

应用系统对于高速大点数快速傅里叶变换(FFT)处理器的需求越来越大,但大点数FFT意味着资源、面积和功耗的大幅提高,因此如何减少资源和芯片面积成为了在FFT设计中需要考虑的重要问题之一。介绍了适合于大点数FFT设计的基16蝶形算法,并基于此算法针对如何在设计中提高运算单元和存储单元利用率的问题进行了探讨,提出了相应的解决方法。在FFT电路设计中进行了功能验证和资源比较,证实了方法的可行性。     

基于魂芯二号A的大点数FFT实现

随着雷达系统分辨率的不断提高,机载SAR领域要求的FFT点数也在不断增加,而国产化应用平台也需要同步实现.本文介绍了 一种超大点数FFT的实现方法,并在国产化魂芯二号A高性能DSP上进行实现,实验结果表明魂芯二号A实现1024K点FFT时间仅为5.913ms,优于进口同类器件.     

一种超长点数脉压的实现方法

脉压被广泛用于雷达系统以提高系统分辨率.随着宽带雷达的不断发展,雷达脉压点数也在不断增长.本文介绍了一种基于二维分解超长点数FFT算法的超长点数频域脉压实现方法.在TMS320C6678评估板上的试验结果表明,新方法较传统方法效率提升超过20%,单片主频1GHz的C6678完成128K点脉压仅需约0.81ms.     

DFT的循环卷积算法推导及其FPGA实现

首先提出了数论中的原根成对存在定理,并进行了详细的数学证明。然后根据原根可使数环重新排序的性质,利用一对原根对DFT运算的输入和输出序列重新排序,推导出DFT的循环卷积算法,进一步给出了此算法的结构图。最后给出了用VHDL语言实现该算法的完整程序、仿真结果及分析,并总结了用FPGA实现DFT运算的意义。     

一种可参数化快速FNT的FPGA实现

讨论了一种基于FPGA的快速FNT算法的实现方案，同时对FNT算法的应用进行了初步的探讨。设计采用与FFT算法中类似的基4时序抽取方法，采用双端口内置RAM及数据串入串出的流水线工作方式。本设计可通过调配参数实现64点及256点的FNT变换，并可同时并行完成两组FNT变换。已经成功应用于数字签名算法中GF(p)域多项式模乘的实现，并使用Xilinx公司Virtex2系列xc2v1000器件下载验证通过了64点的FNT变换。     

一种基于费马模数的RLWE加解密电路及其FPGA实现

随着量子计算机的发展,传统加密算法受到严重的威胁。为了对抗量子攻击,同态加密技术引起了关注,其中环错误学习(RLWE)的加密方案具有加密效率高、硬件实现简单等优点,在硬件加密上具有巨大的潜力。本文提出并实现了一种RLWE加解密电路,采用了费马数变换、访存优化和分时复用等方法。实验结果表明,在同等安全参数集下,所提出的RLWE加解密电路的硬件资源效率分别可达到6.01和12.03。     

基于FPGA的高速实时三通道脉压处理器研究

脉压一直是雷达处理系统中的关键技术，本文研究了一个基于FPGA芯片Xx2v500的三通道高速实时数字脉压系统。针对脉压算法的特点，提出了一种硬件共享的结构，节省了系统资源，通过硬件的并行结构加快处理系统，从而使系统达到能在96．23μs内完成三路512点信号的脉压。用块浮点的算法改善了定点算法的精度，兼顾了系统的速度和精度。     

一种超小型AES专用处理器的FPGA实现

提出一种基于FPGA的专用处理器设计.它是用于高级加密标准的超小面积设计,支持密钥扩展(现在设计为128位密钥),加密和解密.这个设计采用了完全的8位数据路径宽度,创新的字节替换电路和乘累加器结构,在最小规模的Xilinx Spartan II FPGA芯片XC2S15上实现了一个高级加密标准AES的专用处理器,使用了不到60%的资源.当时钟为70MHz时,可以达到平均加密解密吞吐量2.1Mb/s.主要应用在把低资源占用,低功耗作优先考虑的场合.     

基于FPGA的高速CORDIC处理器设计

本文设计了一种全流水线结构的CORDIC处理器。该处理器可用于三角函数、反三角函数、双曲线函数和其他的超越函数的计算。在FPGA平台上验证后表明：在高速计算的情况下,能保证较好的计算精度。     

级联信号处理器的FPGA实现

现代通信系统中,数字化已成为发展的必然趋势,数字信号处理则是数字系统中的重要环节.在数字信号处理方面提出一种级联信号处理器的FPGA实现方案,用以取代昂贵的专用数字处理芯片.首先对级联信号处理器做了理论上的分析,然后进行方案比较,最后选择最佳方案完成FPGA的实现与仿真.系统的功能和时序仿真结果表明,其可正常工作,最高时钟可达50 MHz.     

SSCA算法中FFT模块的设计与实现

该文介绍了高效循环谱估计算法SSCA（Strip Spectral Correlation Algorithm）中FFT模块的重要作用,给出了一种FFT模块的设计和实现方案。该方案采用定常构形算法,可以很好地满足SSCA算法对FFT核心模块的并行化以及高速运算要求,同时数据处理采用流水线工作方式,大大提高了FFT模块的连续处理数据能力。仿真测试表明,该方案能够满足SSCA算法对FFT模块的运算要求。     

基于FPGA的FFT处理器的设计与实现

对FFT处理器的实现算法-频域抽取基4算法做了介绍。介绍一种以FPGA作为设计载体,设计和实现一套集成于FPGA内部的FFT处理器的方法和设计过程。FFT处理器的硬件试验结果表明该处理器的运算结果正确,并且具有较高运算速度。该方法具有设计简单灵活,体积小等优点,可用于雷达处理、高速图像处理和数字通信等应用场合。     

浮点脉压处理器的FPGA实现研究

高速、高精度数字脉压处理器的设计与实现是现代雷达系统的关键技术之一.针对FPGA实现的定点脉压处理器数据动态范围小、处理精度低的缺点,提出并实现了一个高性能浮点脉压处理器.文中重点阐述了自定制浮点数据格式的确定、浮点运算的FPGA实现及处理器硬件实现等关键技术.该处理器已投入使用,工作性能稳定,系统时钟80 MHz,能在140 μs时间内完成1 024点信号的脉压,处理误差小于-60 dB,功耗小于5 W.     

副载波产生电路的FPGA实现

副载波产生电路是视频处理系统的重要组成部分.介绍了直接数字频率合成(DDFS)原理及副载波在视频信号处理中的作用;利用DDFS技术设计出一种改进的副载波产生电路结构.FPGA的设计实现是以系统方案为输入,进行RTL级描述、逻辑综合、器件编程测试激励等一系列流程的处理才能完成FPGA芯片设计.利用Altera公司的FPGA器件(EP2C35)实现电路结构、功能和仿真结果.