高频锁相环的可测性设计

边界扫描是数字电路常用的测试技术，基于IEEE1149．1标准的边界扫描技术对一款CMOS高频锁相环进行了可测性设计，该锁相环最高工作频率达GHz。详细讨论了最高输出频率、输出频率范围和锁定时间参数的测试方案，给出了详细的测试电路和测试方法。对应用该测试方案的锁相环电路增加测试电路前后的电路网表进行了Hspice仿真，仿真结果证明该方法能有效测量锁相环的参数，并且对原锁相环电路的功能影响很小。该测试方法可广泛用于高频锁相环的性能评测和生产测试。     

高频锁相环的可测性设计

本文针对一款应用于大规模集成电路的CMOS高频锁相环,基于边界扫描技术进行了可测性设计。详细讨论了最高输出频率、输出频率范围和锁定时间参数的测试,给出了详细的测试电路和测试方法,仿真结果表明该方法有效可行。     

基于扫描的VLSI全速测试方法

当工艺进入到超深亚微米以下,传统的故障模型不再适用,必须对电路传输延迟引发的故障采用延迟故障模型进行全速测试.给出了常用的延迟故障模型,介绍了一种基于扫描的全速测试方法,并给出了全速测试中片上时钟控制器的电路实现方案.对芯片进行测试,可以直接利用片内锁相环电路输出的高速时钟对电路施加激励和捕获响应,而测试向量的扫描输入和响应扫描输出则可以采用测试机提供的低速时钟,从而降低了全速测试对测试机时钟频率的要求.最后,对于全速测试方案提出了若干建议.     

基于边界扫描技术的集成电路测试系统设计与实现

介绍了边界扫描的技术原理,及其在集成电路测试中的具体应用,并给出了一种基于边界扫描技术的板级集成电路测试系统的方案及实现。     

边界扫描技术在含DSP电路板测试与诊断的研究与应用

针对含DSP电路板的测试与诊断问题,本文提出一种利用边界扫描技术和传统的外部输入矢量测试相结合的方法,对含DSP电路板中的边界扫描器件的器件及非边界扫描器件进行了测试.测试结果表明:该测试方法对边界扫描器件及非边界扫描器件可进行有效的故障检测和故障隔离,并可将故障隔离至最小的测试单元.同时详细阐述了测试诊断方案、硬件设...     

边界扫描测试技术

边界扫描技术是一种标准化的可测试性设计方法,它提供了对电路板上元件的功能、互连及相互间影响进行测试的一种新方案,极大地方便了系统电路的测试.介绍了边界扫描技术的原理、结构,讨论了边界扫描技术的应用.     

基于边界扫描的EPM9320LC84电路板故障诊断

结合自适应算法、CX-TB导通测试算法以及二进制计数测试序列，给出了用软件控制EPM9320LC84边界扫描链路，以输出图形并采集引脚对图形的响应，然后通过比较输出测试图形与采集测试图形的差异实现芯片I／O引脚印刷电路板故障的诊断方法。该测试图形便于实现，测试方法快捷、通用性强，诊断结果准确，故障覆盖率高。文中在以PC机作为边界扫描测试向量生成和故障诊断的基础上，对单芯片——EPM9320LC84的印刷电路板故障诊断进行了一些讨论。     

边界扫描测试结构完备性诊断策略

边界扫描结构完备性测试是在其他任何测试之前建议首先进行的测试操作，以确保边界扫描结构能正常工作。本文在分析了边界扫描结构故障类型与测试原理之后提出了一种完备性诊断策略，并给出了具体实现过程。     

基于边界扫描的板级互连测试模型研究

主要研究边界扫描技术在电路板互连测试中的应用,对互连测试的故障模型和测试方法进行优化.根据电路板制造故障的具体成因和分布情况,对基于边界扫描的板级互连测试模型进行扩展.提出以元器件焊点故障作为基本参考点,增加了网络两端发生不同故障的情况,从而总结出新的故障模型,并给出了针对新故障模型的测试方案.基于新的故障模型的测试可以更加全面地发现电路板的潜在问题,避免在生产测试中因为故障的漏判而反复维修,从而提高生产的效率.     

VLSI边界扫描测试故障诊断及其策略研究

介绍了支持JTAG标准的IC芯片结构和故障测试的4-wire串行总线,以及运用边界扫描故障诊断的原理.实验中分析了IC故障类型、一般故障诊断流程和进行扫描链本身完整性测试的方案,并提出了一种外加测试码向量生成的算法.该故障诊断策略通过两块xc9572 pc84芯片互连PCB板的实现方法进行验证,体现了该策略对于芯片故障定位准确、测试效率高、控制逻辑简便易行的优越性.     

一种宽带低相噪频率合成器的设计方法研究

提出了一种宽带低相噪频率合成器的设计方法.采用了数字锁相技术,该锁相技术主要由锁相环（phase locked loop,PLL）芯片、有源环路滤波器、宽带压控振荡器和外置宽带分频器等构成,实现了10~20 GHz范围内任意频率输出,具有输出频率宽、相位噪声低、集成度高、功耗低和成本低等优点.最后对该PLL电路杂散抑制和相位噪声的指标进行了测试,测试结果表明该PLL输出10 GHz时相位噪声优于-109 dBc/Hz@1 kHz,该指标与直接式频率合成器实现的指标相当.     

基于DDS的锁相频率合成器设计

提出一种基于直接频率合成技术(DDS)的锁相环(PLL)频率合成器,该合成器利用DDS输出与PLL反馈回路中的压控振荡器(VCO)输出混频,替代多环锁相频率合成器中的低频率子环,使合成器输出频率在89.6~110.4 MHz之间分辨率达1 Hz,并保持DDS相噪、杂散水平不变。结合DDS的快速频率切换和PLL环路跟踪能力,实现信号的快速跳频。本文给出了技术方案,讨论部分电路设计,并对主要技术指标进行理论分析,最后给出了实验结果。     

锁相环设计中的功率分配与分频器配置方法

针对锁相环频率合成器工程设计中的问题,对锁相环参考频率输入端的馈电电路提出改进措施,增强了锁相环参考频率信号的输入功率,为提高相位噪声性能创造了有利条件。对传统的VCO输出T型电阻功率分配网络进行改进,减小了因功率过多分配给锁相环反馈支路所造成的损失,最大限度地把VCO的功率分配给端口负载。并给出了锁相环频率合成器在多频点和单频点信号输出时分频器的通用配置方法。实验验证该理论分析和设计方法的正确性。     

应用于移动通信的DDS频率合成器

随着数字技术的发展 ,近十几年来 ,直接数字频率合成 ( DDS)技术发展很快 ,已发展成为主要的频率合成技术之一。现代许多频率合成器在设计中采用了 DDS和 PLL的混合式频率合成技术 ,可以将 DDS的高分辨率及快速转换时间特性与 PLL的输出功率高、寄生噪声和杂散低的特点有机地结合起来。文中研究了应用于正交频分复用 ( OFDM)通信系统的 DDS+ PPL混合式频率合成器设计 ,给出了系统方案、电路实现及测试结果 ,输出信号功率为 -5 d Bm,带内相位噪声可以达到 -76d Bc/Hz@1 k Hz,频率分辨率为 1 Hz,跳频速度可以达到 1 0 4 跳 /秒的数量级 ,实验表明其性能指标满足 OFDM通信系统的要求。     

频率调制型数据传输模块

介绍了一种采用锁相环稳频技术的频率调制型数据传输模块,简要说明了电路的工作原理、设计考虑和实现.该模块结构紧凑,电路性能优良,输出功率、频率、频偏稳定,工作可靠.最后提供了模块的测试数据.     

基于Σ-Δ调制技术的小数分频锁相环的应用

介绍了基于Σ-Δ调制技术的小数分频的锁相环是怎样降低输出杂散的。正是因为基于Σ-Δ调制技术的小数分频与传统小数分频相比具有较低的输出杂散,应用前景广阔。通过实例分析说明在设计频率综合器时,采用小数分频替代整数分频,以达到改善相位噪声的目的。为了实现小步进,通常采用DDS+PLL,在对频率转换时间要求不高的情况,也可以用小数分频来替代。     

基于ADF4001与MAX2620的宽带锁相频率源设计

提出了一种使用MAX2620构成宽带 VCO 及在此基础上与 ADF4001一起构成宽带锁相频率源的设计方案并给出了 电路实物及测试结果.测试表明该频率综合方案具有较宽的频率范围(45 MHz～75 MHz),且频谱杂散性能良好,功耗较低,具有较好的应用价值.     

A 10 GHz Phase-Locked Loop With a Compact Low-Pass Filter in 0.18 $mu$ m CMOS

In this letter, a multi-gigahertz phase-locked loop (PLL) with a compact low-pass filter is presented. By using a novel dual-path control in the PLL architecture, the capacitance in the loop filter can be effectively reduced for high-level integration while maintaining the required loop bandwidth. Consequently, the noise resulted from off-chip components is therefore eliminated, leading to lower timing jitter at the PLL output waveforms. In addition, the timing jitter is further suppressed due to the use of decomposed phase and frequency detection. Based on the proposed techniques, a 10 GHz PLL is implemented in 0.18 mum CMOS for demonstration. Consuming a dc power of 113 mW from a 1.8 V supply, the fabricated circuit exhibits a locking range from 10.1 to 11 GHz. At an output frequency of 10.3 GHz, the measured peak-to-peak and rms jitter are 3.78 and 0.44 ps, respectively.