针对PowerPC的用户定义协处理器设计技术研究

基于PowerPC开发实时片上系统时,为了提高处理能力,可能需要设计相应的辅助处理单元APU,让硬件APU执行PowerPC处理较慢的指令,最后达到提高整个系统实时性的目的。对浮点处理单元FPU的处理机制和工作方式做了简单介绍,并在此基础上对用户定义APU的设计及应用做了研究。     

一种嵌入式SIMD协处理器地址产生器的设计

文章介绍了一种新的嵌入式SIMD协处理器地址产生器.该地址产生器主要完成地址计算和协处理器指令的场抽取功能.为了提高协处理器的性能,地址产生器中设计了新的传送路径.该传送路径能够不通过地址产生器中的ALU而把数据送入寄存器中,这个传送路径能够减少ldN指令的一个延迟周期.在SMIC0.18微米标准库单元下,该地址产生器的延迟能够满足周期为10ns的协处理器.     

智能卡嵌入式AES/Rijndael协处理器设计

早期的智能卡普遍采用DES(Data Encryption Standard)来进行数据的加/解密,但其安全性已无法满足网上交易和其它一些需要高加密强度的场合.AES即将替代DES成为新的公开的FIPS(Federal Infomation Proces sing Standard,联邦信息处理标准).文中给出一种适合在智能卡上实现该算法的方案.     

数值协处理器中微程序设计

微程序设计技术是实现微处理器指令系统的重要技术，微程序控制方法相对于硬布线控制方法可以简化控制部件的设计。文章以某数值协处理器的设计为例，研究了微指令格式的确定以及微程序代码的编写，并给出了编制的乘法微代码的实例。     

基于GF(2~n)的ECC协处理器芯片设计

文章讨论了定义在GaloisField(GF)2有限域上椭圆曲线密码体制(ECC)协处理器芯片的设计。首先在详细分析基于GF(2n)ECC算法的基础上提取了最基本和关键的运算,并提出了通过协处理器来完成关键运算步骤,主处理器完成其它运算的ECC加/解密实现方案。其次,进行了加密协处理器体系结构设计,在综合考虑面积、速度、功耗的基础上选择了全串行方案来实现GF(2n)域上的乘和加运算。然后,讨论了加密协处理器芯片的电路设计和仿真、验证问题。最后讨论了芯片的物理设计并给出了样片的测试结果。     

一种高速浮点加法器的设计实现

浮点加法器是协处理器的核心运算部件，是实现浮点指令各种运算的基础，其设计优化是提高浮点运算速度和精度的关键途径。文章从浮点加法器算法和电路实现的角度给出设计方法，并且提出动态与静态结合设计进位链的方案以及前导O预测面积与速度的折衷方法。动态与静态结合设计进位链的方法有效地降低了功耗，提高了速度，改善了性能。目前已经嵌入协处理器的设计中，并且流片测试成功。     

一种嵌入式RAM的BIST设计

本文分析了嵌入式RAM的传统测试方法和内建自测试(BIST)方法,提出了一种新的BI ST设计方案,该设计方案具有测试生成快,节约测试成本等优点.     

基于高性能浮点乘累加器的浮点协处理器设计

复杂运算中经常需要处理取值范围大、精度高的浮点型数据,一般的低端嵌入式内核中没有浮点硬件单元,采用软件模拟浮点运算往往不能满足实时性要求。现研究基于高性能浮点乘累加的通用浮点协处理器设计与实现,重点研究提升浮点运算能力、减少硬件开销等关键技术。实验结果显示向量浮点协处理器运算周期减少40％以上。     

一种嵌入式系统芯片的处理器桥设计

文章针对系统芯片中IP核的可重用设计要求，讨论了在系统芯片中处理器的概念，并给出在以SISD向处理器为基础的嵌入式系统芯片中处理器桥（包括地址端口与数据端口）的设计。     

嵌入式协处理器初等函数的快速统一实现

该文通过迭代次序的改进和有理近似的引入,提出了改进的CORDIC钟法。根据改进的CORDIC算法,实现了初等函数的快速统一运算,采用VerilogHDL完成了16位数值协处理器IP核的设计。该IP核具有规模较小、高速和控制简单的特点,非常适合嵌入式应用。     

基于FPGA的AES密码协处理器的设计和实现

文章基于FPGA设计了一种能完成AES算法加密的密码协处理器，设计中利用VirtexⅡ系列FPGA的结构特点，对AES算法的实现做了优化。实验证明，这种实现方式用较少的电路资源达到了较高的数据吞吐率。该密码协处理器还提供了和ARM处理器的接口逻辑，实现了用于加／解密和数据输入输出的协处理器指令．作为ARM微处理器指令集的扩展，大大提高了嵌入式系统处理数据加／解的效率，实现数据的安全传输。     

基于Montgomery算法的智能卡RSA密码协处理器

对Montgomery算法进行了改进，提供了一种适合智能卡应用、以RISC微处理器形式实现的RSA密码协处理器。该器件的核心部分采用了两个32位乘法器的并行流水结构，其功能部件是并发操作的，指令执行亦采用了流水线的形式。在10MHz的时钟频率下，加密1024位明文平均仅需3ms，解密平均需177ms。     

一种高度并行无乘法器结构的二维IDCT协处理器设计

介绍了一种适用于MPEG-4视频简单层解压缩应用的二维IDCT协处理器。该处理器采用Loeffler架构的IDCT快速算法,并使用加法和移位运算代替IDCT快速算法中的浮点乘法运算单元,用高度并行流水VLSI结构加快数据处理速度,采用一维的IDCT单元的复用的方式来实现二维的IDCT运算。在满足处理速度和精度要求的基础上,利用较少的晶体管数目实现了一种高性能的二维IDCT处理器。该方案已经应用于一款SOC芯片中的硬件MMA(多媒体加速单元)中,IDCT的运算精度也得到了验证。     

一维长序DFT的协处理阵列结构设计与实现

文章针对一维长序DFT计算问题，分析其计算结构以及算法的并行性，提出一种阵列协处理结构．并分析这种协处理机结构上DFT计算的组织及具体实施算法步骤和方法，并对这种协处理阵列结构上运行的DFT进行复杂性分析。这对计算DFT专用集成协处理结构芯片开发，提高专用嵌套系统性能非常实用。     

一种适用于智能卡应用的RSA协处理器

Based on the microprocessor structure,an RSA coprocessor for improved Montgomery algorithm has been designed．The functional units of this coprocessor operate concurrently,and up to three instructions can be issued in one cycle．A mixed form of three-stage and two-stage pipelined structure is used for instruction execution,and the coprocessor and CPU core can share a common RAM memory through a set of switches under control．The structure of the coprocessor can be expanded to contain more than one multiplier-accumulator units for higher performance．     

并行视频运动估计协处理器设计

本文重点研究通用视频处理器(VSP)中运动估计协处理器的设计。该设计提出了一种将常用的并行SIMD结构与流水线MISD结构相结合的新颖并行视频处理体系结构形式。协处理器中各个模块单独设计，经由指令调用来实现不同的算法。兼顾到不同格式视频序列的通用性以及灵活性等要求，协处理器可以同时激活最多8个同类模块并行协同工作以实现对不同格式图像块的处理。该设计结构非常简单，易于实现。目前，已经通过VSP芯片整体的指令级与功能级仿真与验证。结果表明，当系统时钟为80MHz时，运动估计协处理器与VSP的其它功能部件及指令部件可以有机协调地工作。