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一种片上系统(SOC)时钟同步设计方法 总被引:3,自引:2,他引:1
SoC设计很大程度上依赖于IP核的可重用性。由于各IP核中时钟延时的不同,要将IP核集成到一个同步SoC中时钟分布变得很难。本文介绍了一种SoC时钟同步设计方法,这种方法将可调节延时的时钟电路插入在时钟分布网络中.以取得时钟边沿的匹配和同步。使用可调节电路进行时序调整,减少了设计迭代时间,节约了设计成本。 相似文献
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静态时序分析是目前通用的芯片时序验证的重要方法,其依赖于时序模型和时序约束。时序约束是检验设计电路时序的准则,好的时序约束可以正确地体现芯片的设计需求。针对RapidIO交换芯片中存在的多时钟域构成、高速通道的高速时钟频率要求,2x/4x绑定模式下多lane时钟同步等的特殊要求,以及较多的跨异步时钟处理存在的问题,文中提出一种多分组的全芯片时序约束,通过设置时钟定义、时钟组定义、端口延迟定义、时序例外和虚假路径等,以及修正和优化必要的setup time/hold time违例,解决RapidIO交换芯片静态时序分析中的时序违例等时序问题,实现时序收敛的目的。实验验证及流片测试结果表明,所有时序路径均满足时序要求,RapidIO芯片的时序约束设计正确、完备。 相似文献
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为了解决用传统时钟树综合策略来设计芯片只能尽量减小时钟偏移,而不能满足时序收敛的问题,文中引入了有效时钟偏移的概念,并通过在TSMC0.13μm工艺下流片成功的芯片BES7000作为设计实例,分析了有效时钟偏移引入之后对改进时序建立时间的效果。 相似文献
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通过对SOC传统时钟设计在层次化开发模式下遇到的新问题进行分析,提出了一种新的时钟设计方法.利用相位同步信号(Phase_sync)作为层次化模式中顶层(Top)和子设计(Sub--design)之间的桥梁,有效解决了顶层时序收敛时对子设计内部时序路径造成的影响.同时,规避了对时钟分频电路进行复位同步化处理,降低了物理设计时序收敛的难度. 相似文献
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采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使百万门级芯片版图设计师需深入物理设计,选用有效EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Synopsys公司Astro后端工具对一款百万门级、基于0.18μm工艺SoC芯片后端设计的过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。 相似文献
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介绍了一种SoC(片上系统)电路的高效逻辑综合方法,用工具对功耗关键模块插入时钟门控单元来降低功耗,并用工具提取不带时钟门控模块的约束条件来优化相应带门控的模块,使SoC在最高主频率、面积和功耗等方面达到最优,且时序收敛较快.采用该方法对Unity805plus SoC芯片进行综合,取得比自顶向下、自底向上等传统综合方法更好的效果,在最差情况下最高频率为200 MHz,面积为8 773 410μm2,功耗为724.920 4 mW.在ULTRA60上运行时间为14h.[关键词:逻辑综合,SoC,时序收敛 相似文献
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DS1243Y是DALLAS公司生产的内含实时时钟的存储器芯片 ,该芯片内含8kBytesNVRAM、内置式(built-in)实时时钟、嵌入式(embedded)锂电池和32768Hz晶振。文章介绍了DS1243Y的性能特点及使用方法 ,给出了它和AT89C51的接口电路及读、写实时时钟的子程序 相似文献
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针对ASIC芯片物理设计中传统时钟树综合在高频下难以满足时序收敛的问题,提出了一种自下而上与有用时钟偏移相结合的时钟树综合方法。基于TSMC 0.152 μm Logic 1P5M工艺,使用Synopsys公司的IC Compiler物理设计软件,采用所提出的方法,完成了一款电力网载波通信芯片的物理设计。结果表明,该方法能够有效构建时钟树,满足建立时间为0.8 ns,保持时间为0.3 ns的要求,有效保证了PLC芯片的时序收敛。 相似文献
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本文以sha256算法模块的数字后端物理设计为例,提出了将多时钟源分割技术应用在传统时钟树综合中的方法。应用该方法后,利用有效时钟偏移,仅通过少量时钟缓冲器的插入就解决了该模块设计中的建立时间违例问题,大大降低了后续时序收敛工作的复杂度,将时序修复耗时缩短为采用传统方法的20%。 相似文献
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《Vehicular Technology, IEEE Transactions on》1987,36(3):135-140
Equations for the recovered timing for a squaring timing recovery circuit under multipath radio propagation are derived. Both coherent and differential detections are studied. If delay spread is much smaller than the symbol duration, the recovered timing can be approximated by the centroid of the power delay profile, p(t). Two cases of timing loop bandwidth are considered. If the fading frequency is much lower than the bandwidth of the timing loop, the instantaneous sample of p(t) is used to generate the timing clock. If the fading frequency is much higher than the loop bandwidth, the ensemble average of p(t) over fading samples is used to recover the timing. A computer simulation is performed for a system operating in a frequency-selective, slowly fading environment. It is found that for root mean square (rms) delay spread less than or equal to 0.1 of the symbol duration, a squaring timing loop with either narrow or wide bandwidth can properly determine the timing detection. The main mechanism of the "irreducible bit error rate" in this case is the closure of the eye-pattern instead of timing error. 相似文献
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A 1.3-GHz fifth-generation SPARC64 microprocessor 总被引:1,自引:0,他引:1
Ando H. Yoshida Y. Inoue A. Sugiyama I. Asakawa T. Morita K. Muta T. Motokurumada T. Okada S. Yamashita H. Satsukawa Y. Konmoto A. Yamashita R. Sugiyama H. 《Solid-State Circuits, IEEE Journal of》2003,38(11):1896-1905
A fifth-generation SPARC64 processor is fabricated in 130-nm partially depleted silicon-on-insulator CMOS with eight layers of Cu metallization. At V/sub dd/ = 1.2 V and T/sub a/ = 25/spl deg/C, it runs at 1.3 GHz and dissipates 34.7 W. The chip contains 191 M transistors with 19 M logic circuits in an area of 18.14 mm /spl times/ 15.99 mm and is covered with 5858 bumps, of which 269 are for I/O signals. It is mounted in a 1360-pin land-grid-array package. The 16-byte-wide system bus operates with a 260-MHz clock in single-data-rate or double-data-rate modes. This processor implements an error-detection mechanism for execution units and data path logic circuits in addition to on-chip arrays to detect data corruption. Intermittent errors detected in execution units and data paths are recovered via instruction retry. A soft barrier clocking scheme allows amortization of the clock skew and jitter over multiple cycles and helps to achieve high clock frequency. Tunability of the clock timing makes timing closure easier. A relatively small amount of custom circuit design and the use of mostly static circuits contributes to achieve short development time. 相似文献
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为了防止电子产品被非法克隆复制,本文对一款利用系统认证原理对电子系统进行保护的芯片FD310S进行了物理设计。该系统认证芯片是基于华虹NEC 0.35μm三层金属工艺,采用SoC Encounter时序收敛流程进行设计,进行了包括布图规划、时序驱动布局、静态时序分析和优化、时钟树综合和时序驱动布线等步骤,最终实现了时序收敛;并且在Virtuoso环境中对其中一个形状特殊的复用I/O Pad进行了电源环的连接。该设计成功通过了设计规则检查(DRC)和版图与原理图一致性检查(LVS)。 相似文献
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采用混码器降低码型效应的全光时钟提取技术的研究 总被引:2,自引:1,他引:1
为减少全光时钟提取中的码型效应,设计了混码器对注入数据脉冲进行预处理。理论分析表明,在时域上,混码器可以改变注入数据信号脉冲幅度的概率分布,减少零码;在频域上,混码器可以减少连续谱分量。实验证明混码器能使注入数据信号的脉冲幅度集中于最大值的二分之一处,并减少零码。理论计算和实验同时证明,使用路数更多的混码器,或将几个混码器级联使用,提取的时钟能得到更大的改善。实验中使用基于半导体光放大器(SOA)的注入锁模光纤激光器进行40GHz全光时钟提取,由码型效应导致的时钟信号的幅度波动和定时抖动得到了明品的抑制.使用混码器后提取的时钟信号的定时抖动均方根(Jitter RMS)小于2.4ps。 相似文献
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扫描链测试,作为一种简单、高效的可测性设计方法,已经广泛应用于集成电路设计中。该方法可以有效地检测出电路制造过程中的缺陷和故障,从而降低芯片的测试成本。但是随着扫描链的插入,芯片物理设计中的时序收敛变得更加复杂,尤其是在扫描链测试的移位模式下,由于时钟偏移的存在,保持时间可能存在大量的时序违例。针对这种情况,本文首先介绍了扫描链测试的基本原理,分析了插入扫描链之后出现保持时间违例的原因,提出了一种基于锁存器的修复时序违例的方法,并详细阐述了对于不同边沿触发的触发器组如何选择相应的锁存器实现时序收敛。最后,将该方法应用于一款电力通信芯片的物理设计,快速、高效地实现了时序的收敛。 相似文献