首页 | 本学科首页   官方微博 | 高级检索  
相似文献
 共查询到19条相似文献,搜索用时 109 毫秒
1.
PMC4351是PMC公司一款功能强大的集成了收发单元的可编程全功能E1、T1成帧器。它可在2M误码测试仪中实现2M数字口的所有测试功能,包括HDB3、AMI编解码、时钟提取,各种帧结构信号、各种测试图案和各种报警信号的产生和检测等。文中给出了PMC4351在2M误码测试仪中的工作原理及应用电路,论述了2M误码测试仪系统软件,并给出了PMC4351的初始化程序。  相似文献   

2.
根据2M误码测试仪的系统整体功能要求.给出了基于FPGA的2M误码测试仪的系统硬件架构和核心控制器FPGA内核的设计框架。重点介绍了系统硬件结构中E1接口的设计方法和软件中的系统时钟模块、测试序列发生模块、位同步信号提取模块和帧同步信号检测模块的FPGA设计方法。同时以Ahera的QuartusⅡ软件为开发平台,给出了部分模块的仿真波形图。  相似文献   

3.
介绍数字传输链路的误码性能指标、检测分类及方法,重点阐述并比较了在线测试中的循环冗余校验(CRC)、帧同步码校验、奇偶(P码)校验,以及编码规律破坏校验,最后介绍了几种2Mb/s在线测试仪表  相似文献   

4.
介绍数字传输链路的误码性能指标、检测分类及方法,重点阐述并比较了在线测试中循环冗余校验(CRC)、帧同步码校验、奇偶(P码)校验,以及编码规律破坏校验,最后介绍了几种2Mb/s在线测试仪表。  相似文献   

5.
基于AVR单片机的E1接口测试仪的实现   总被引:1,自引:0,他引:1  
张毅  杜珣 《通信技术》2009,42(1):84-86
介绍了具有Ping功能的基于AVR单片机的E1接口测试仪的实现,目的是为了实现对E1线路的测试,包括对物理层(E1)、链路层(PPP)以及网络层(IP)的测试。首先介绍了E1基础知识,测试仪所采用的DS21554芯片以及PPP协议,测试仪的基本结构和具体工作方式,包括硬件连接图和软件流程图。然后给出了测试仪的测试结果列表。最后简单介绍了测试仪的优点。  相似文献   

6.
李蓓  夏波平 《电子设计应用》2005,(4):124-124,126
本文介绍了PMC4351在2M误码测试仪中的工作原理及详细电路,并在论述2M误码测试仪系统软件后,给出了PMC4351的初始化程序。  相似文献   

7.
灵活方便及低成本的误码测试仪是解决卫星通信系统大范围覆盖内各种终端性能测试的有效工具。分析了误码测试仪的使用需求,提出了一种基于现场可编程门阵列(FPGA)的嵌入式误码测试仪的设计方法。该方法实现简单、硬件资源占用非常少,采用VHDL语言编写,易于嵌入到多种卫星通信终端中,支持突发传输模式下的误码测试,便于终端的自检测试及辅助系统故障定位。  相似文献   

8.
文章介绍了一种基于LPC2478 CPU和XC3S1500 FPGA的光传输误码测试仪的方案设计。该测试仪以FPGA为数据处理核心,完成误码检测;CPU为控制核心,完成系统初始化和逻辑控制。详细描述了SDH信号处理模块、控制模块、时钟同步模块、误码检测模块的软硬件设计。并利用设计的样机和进口仪器ANT-5进行了对测,对多批次SDH设备进行了误码测试,测试结果表明此设计方案稳定可靠,实现了对SDH光传输设备误码检测的设计要求。  相似文献   

9.
WG公司于1997年2月4日正式推出最新型的ANT-20E扩展型SDH测试仪。该仪表可在一台仪表中集PDH/SDH 2M—155M—622M及2.5G的全部误码及抖动测试功能。 最新可提供的硬件模块有: ·2.5G1310nm或1550nm的光/电口模块 ·2M—622M的抖动测试模块 ·2.5G的抖动测试模块ANT—20E接入自E1/2M到STM—16/2.5G  相似文献   

10.
本文介绍光纤传输系统停业务与在线检测误码的常用方法,重点叙述在线误码检测中的CRC-4码与BIP-M码的校验原理,并对BIP-M码的检测准确性进行了详细分析。最后根据ITU-T建议M.2101投入业务限值和维护限值与误码性能指标间的关系,说明ES、SES的短时间(24h)测量不能保证长时间(1月)的误码性能指标和测试的置信度;用于工程验收和故障修复后的短时间误码检测的最直接、最简便、最通用与最准确的方法是比特误码率(BER)测试。  相似文献   

11.
E1数据时隙插入与提取的实现研究   总被引:2,自引:1,他引:1  
吴清兰  张忠培  徐卓  周冲 《通信技术》2009,42(12):29-31
E1网络可靠性高,应用广泛,卫星调制解调器中,E1接口的设计具有重要的意义,并可扩展到其他应用场合。E1接口芯片采用的是DS21354,该芯片主要实现数据编解码、数据/时钟恢复,波形成型以及帧定位功能,芯片配置由单片机完成。为了解决远端站与中心局之间的传输需求,提供了提取和插入功能,该操作用FPGA实现,通过单片机可选择性地调节提取和插入的时隙,使用了乒乓操作和FIFO来完成该功能。  相似文献   

12.
基于DS2172的误码测试仪的设计   总被引:1,自引:0,他引:1  
在数字通信工程中,误码率是检验数据传输设备及其信道工作质量的一个主要指标,给出了采用AT89C51单片机结合误码测试器DS2172实现简单误码测试仪的设计.  相似文献   

13.
提出了加强测试存取口(TAP)功能的一种方法,使之可以随两个时钟工作,一个用于控制与IEEE1149.1标准相兼容的操作;另一个控制器件所固有的可测试特性。这个方法给设计和利用器件的可测性特性带来了许多优越性。  相似文献   

14.
文章介绍一种超高清激光电视系统的设计方案,详细阐述了方案的设计原理.系统TV SOC模块将电视信号处理成像素为4M×2N@f的超高清图像信号,图像处理模块对超高清图像信号进行采样、分割和倍频处理后得到2路(√2 M×√2)N@2f的高清图像信号,DMD驱动模块对2路高清图像信号进行合并处理得到(2√2M×√2N@2f)图像信号来驱动DMD芯片,DMD芯片投射出分辨率为(2√2M×√2N)的图像光;采用振镜使DMD投射的相邻帧图像光位置微移,从而显示出4M×2N@f的合成画面.该方案可以快速应用于超高清激光电视产品,具有广泛应用价值.  相似文献   

15.
误码测试设备采用工控计算机作为设计平台,WINDOWS 2000作为操作系统进行软硬件设计。采用专用误码测试芯片发送/接收测试码,使用大规模集成电路及可编程门阵列FPGA,接口电路包括专用接口和通用接口,其通用数据接口采用多协议接口芯片,能够支持RS422/RS232/V.35等V系列建议接口。采用友好的WINDOWS操作界面,有几十种测试码型,接口类型丰富,不仅能实时显示误码数、误码率和告警等测试结果,还可自动生成测试日志,方便用户对测试结果的输出及分析。  相似文献   

16.
Sample rate conversion for software radio   总被引:10,自引:0,他引:10  
Software radio terminals must be able to process many various communications standards. These standards are generally based on different master clock rates and thus employ different bit/chip rates. The most obvious solution to cope with the diversity of master clock rates in one terminal is to provide a dedicated master clock for each standard of operation. Not only too costly, this kind of solution limits the applicability of a realized terminal. Hence, it is much more elegant to run the terminal on a fixed clock rate, and perform digital sample rate conversion controlled by software  相似文献   

17.
The method of on-chip CCD clock generation is discussed and successfully demonstrated by a 64 kbit CCD memory. Since the memory chip contains its own CCD clock generator, all inputs are fully TTL compatible. The memory is organized 65 536 X 1 in 256 random access loops of 256 bits each. The memory array employs an 8-phase electrode/bit (E/B approach to achieve high packing density and to increase charge-carrying capacity. The chip size is 7.1 mm X 4.7 mm and 13 percent of the chip area is occupied by the CCD clock generator. The typical power dissipation is 205 mW in the active mode at 1 MHz and 40 mW in the standby mode at 50 kHz. Only 25 percent of the total power is devoted to the CCD clock generation at 1 MHz. The device is processed witlh an n-channel double level polysilicon-gate technology.  相似文献   

18.
The authors describe a novel scheme that allows a demultiplexer, a byte aligner, and a frame detection circuit tube to be integrated on one chip without compromising the demultiplexer's performance. A research prototype integrated circuit (IC) that incorporates this scheme was designed to operate at speeds up to the SONET STS-48 (synchronous transport signal level 48) rate of 2.488 Gb/s. The IC is implemented in GaAs enhancement/depletion mode MESFET technology, and it performs 1:8 demultiplexing, byte alignment, and SONET frame detection functions. A separate IC that performs 8:1 multiplexing was also implemented using the same technology. The bit error rate; test results show that the multiplexer and demultiplexer with frame detector can operate at 2.488 Gb/s with a bit error rate less than 1×10-14. Both ICs were tested at data rates up to 3 Gb/s  相似文献   

19.
A semi-digital clock and data recovery(CDR) is presented.In order to lower CDR trace jitter and decrease loop latency,an average-based phase detection algorithm is adopted and realized with a novel circuit. Implemented in a 0.13μm standard 1P8M CMOS process,our CDR is integrated into a high speed serial and de-serial(SERDES) chip.Measurement results of the chip show that the CDR can trace the phase of the input data well and the RMS jitter of the recovery clock in the observation pin is 122 ps at 75 MHz clock frequency,while the bit error rate of the recovery data is less than 10×10-12.  相似文献   

设为首页 | 免责声明 | 关于勤云 | 加入收藏

Copyright©北京勤云科技发展有限公司  京ICP备09084417号