一种用采用边界元方法的芯片级热分布分析算法

现代芯片技术在集成度和速度方面的进步带来一系列热相关的问题，非均匀分布热源引起的局部热点很可能会使整个芯片失效.提出一种计算芯片温度分布的算法，采用边界元方法将三维问题转化为二维问题，这样可以快速计算出芯片边界和内部的温度分布.适用于对VLSI芯片进行热评估.     

空间辐射对芯片温度场分布影响的研究

简述了ANSYS有限元瞬态热分析方法的基本原理和步骤,推导了瞬态传导辐射微分方程,利用此有限元方法对基于有源像元传感器的探测芯片在轨运行期间温度场进行了计算,得出了详细的温度变化和分布云图情况,研究了不同辐射率的空间辐射对芯片温度分布的影响,比较了芯片在不同辐射率的空间辐射和无空间辐射时的温度分布情况,并绘制了最值温度节点的时间温度曲线,研究结果为相关芯片热设计提供了重要的理论依据.     

一种堆叠式3D IC的最小边界热分析方法

目前的热分析工具仅仅支持单芯片的热分析,而堆叠式的三维芯片(3D IC)在同一封装中包含多个堆叠的芯片,对芯片的散热和温度管理提出了更高的要求,并且在热分析过程中需要处理复杂的边界条件.本文提出的最小边界法可以准确且有效地处理堆叠式3D IC的边界条件,简化了三维芯片封装的热模型;同时,本文提出在堆叠式3D IC的稳态热量分析中通过将连接点分类、采用预处理矩阵的方法加速整个全局热传导矩阵的求解过程,从而简化热分析流程.实验结果表明:将有限元方法作为基本的热分析方法,用最小边界法处理堆叠式3D IC,可以准确分析芯片的热分布;同时通过高效的预处理矩阵可以减少共轭梯度法求解中90%的迭代次数.     

气密性陶瓷封装内热应力的ANSYS分析

采用有限元方法,运用ANSYS软件,分析计算了气密性陶瓷封装管壳内温度及热应力分布,比较了4种粘接剂对芯片温度及热应力分布的影响。热分析表明,芯片中心处温度最高,边角处最低;不同粘接剂都因为厚度较薄,对芯片温度的分布无较大影响。热应力分析表明,由于热分布不均匀,使芯片与粘接剂的接触处有较大的热应力,主要集中在粘接剂与芯片的下底面,此处也是最容易导致芯片脱落失效的部分。对比4种粘接剂的结果发现:采用H35作粘接剂时,应力峰值为17.0MPa,但芯片与粘接剂和底座之间的热应力较大;采用PbSnAg焊料作粘接剂时,应力峰值为41.9MPa,但芯片与粘接剂和底座之间的热应力较小。     

基于热叠加模型的叠层3D多芯片组件芯片热布局优化研究

 叠层三维多芯片组件(3D Multi-Chip Module,MCM)芯片的位置布局直接影响其内部温度场分布,进而影响其可靠性.本文研究了叠层3D-MCM内芯片热布局优化问题,目标是降低芯片最高温度、平均芯片温度场.基于热叠加模型并结合热传导公式,选取芯片的温度作为评价指标,确定出用于3D-MCM热布局优化的适应度函数,采用遗传算法对芯片热布局进行优化,得出了最优芯片热布局方案,总结出了可用于指导叠层3D-MCM芯片热布局设计的热布局规则;采用有限元仿真方法,对所得的热布局优化结果进行验证,结果表明热布局优化结果与仿真实验结果一致,本文所提出的基于热叠加模型的MCM热布局优化算法可实现叠层3D-MCM芯片的热布局优化.     

焊料空隙对条形量子阱激光器温度布的影响

针对量子阱半导体激光器建立了内部的热源分布模型,利用有限元方法模拟计算得到了条形量子阱半导体激光器的三维稳态温度分布,分析了芯片与热沉间的焊料空隙对芯片内部稳态温度分布的影响.模拟结果表明焊料空隙的位置和尺寸都将影响到芯片内部的温度分布,焊料空隙的存在将导致空隙上方的芯片内部出现局部热点.随着焊料空隙的增大,芯片内热点区域增大,温度增高.位于芯片的条形电极中心下方的焊料空隙引起的芯片内部局部温升最大,并且沿腔长方向光出射腔面上温度相对较高,易引起光出射腔面上正反馈的电热烧毁,与实验结果吻合.     

焊料空隙对条形量子阱激光器温度分布的影响

针对量子阱半导体激光器建立了内部的热源分布模型,利用有限元方法模拟计算得到了条形量子阱半导体激光器的三维稳态温度分布,分析了芯片与热沉间的焊料空隙对芯片内部稳态温度分布的影响.模拟结果表明焊料空隙的位置和尺寸都将影响到芯片内部的温度分布,焊料空隙的存在将导致空隙上方的芯片内部出现局部热点.随着焊料空隙的增大,芯片内热点区域增大,温度增高.位于芯片的条形电极中心下方的焊料空隙引起的芯片内部局部温升最大,并且沿腔长方向光出射腔面上温度相对较高,易引起光出射腔面上正反馈的电热烧毁,与实验结果吻合.     

基于边界对流传热的LD端面抽运圆柱形晶体的热效应

通过对激光二极管(LD)端面抽运棒状Nd:YAG晶体的热效应进行理论分析,考虑晶体内部抽运光束分布及连续抽运过程中晶体周边与冷却液之间的对流传热,建立了更为合理的边界条件,得出更符合实际的晶体温度分布场,同时计算了晶体半径以及晶体散热面积对热效应的影响.研究结果表明,考虑边界对流传热后,计算的晶体中心温度升高,晶体边界温度也相应升高,相应的晶体热焦距稍有增加;减小晶体半径,晶体中心与表面的温度差均减小,热焦距增大,晶体热效应降低;增大晶体散热面积虽然降低晶体内部温度场,但由于端面抽运的特点导致晶体中心附近温度变化率增加,反而使热焦距减小,加剧了晶体热效应.     

计算多芯片多基片模块稳态热场的层次模型

提出的层次模型将包括多芯片多基片模块的复杂热场模拟，分解为有确定耦合关系的形状简单的层次单元的热场计算，通过迭代将分区计算结果连成模块的热场.在计算一个层次单元(芯片、基片或底座)的热场时，将其所在的层次单元(母层次单元)的上表面温度，作为该层次单元下表面的边界条件，而把它上表面上的层次单元(子层次单元)的下表面的向下热流作为置于它上表面的等效热源.通过芯片→基片→底座→基片→芯片→基片…的几轮迭代就可收敛到正确值.提出的层次单元间的耦合强度(即每轮计算中，母层次单元上表面的温度改变不是全部，而是部分用于更新其子层次单元的下表面的边界条件)保证了所有情况下的迭代收敛.层次模型算法不仅速度数量级地高于普通的模块一体计算，而且热场与产生它的热源关系清楚，便于指导模块设计.计算与测量在实验误差(5℃)内符合.     

针对基于陶瓷衬底的风速传感器的热不对称特性补偿研究

提出一种基于陶瓷衬底制备的风速风向传感器的设计,芯片结构中设置了1个中心加热电阻,1个中心测温电阻和4个温度分布检测电阻,并引入了4个辅助加热电阻,用于对芯片的功率分布进行再分配.在传感器制备过程中,对于封装造成的芯片表面热分布的不对称特性,能够利用辅助加热元件对芯片进行功率再分布以补偿,进而抵消掉由于热不对称造成的芯...     

考虑温度/功耗/热导之间相互作用的单循环迭代热分析算法

随着纳米工艺的不断改进,温度对漏电流功耗和热导的影响日益显著.考虑温度/功耗/热导相互作用的3D芯片热分析需要采用迭代方法对温度进行精确求解,即先用功耗密度向量和热导矩阵来求解温度向量,再用求解出来的温度向量来刷新功耗密度向量和热导矩阵.为了提高3D芯片热分析的效率,本文以一个设定温度值下的均匀热导矩阵作为预条件,先提出了一种双循环、内循环低迭代次数的高效求解算法TPG-FTCG.鉴于TPG-FTCG具有超快的内循环收敛速度,本文省去了TPG-FTCG算法的内循环部分,提出了一种单循环、低迭代次数的TPG求解算法TPG-Sli.基于GPU(Graphics Processing Unit)并行加速技术,本文编写并改进了TPG-Sli的GPU加速算法.实验数据表明:与采用经典高效的ICCG算法进行3D芯片热分析的TPG-ICCG算法相比,在足够小的误差范围内,TPG-Sli的GPU加速算法可以获得120倍的速度提升.     

A dynamic-time-warp integrated circuit for a 1000-word speech recognition system

The design of a custom MOS-LSI chip capable of performing the pattern matching portion of a 1000-word speech recognition algorithm in real time is reported. The chip implements a dynamic-time-warp algorithm. The chip is part of a single-board speech recognition system that performs spectral analysis, dictionary storage and management, and speech recognition for both isolated and connected word applications of up to 1000 words. Speech recognition algorithms are normally refined to work well on general-purpose machines without the influence of future special-purpose hardware implementation. With general-purpose machines, chip implementation issues such as bit widths and parallelism cannot be utilized so they are ignored in favor of increasing algorithmic complexity by techniques such as pruning. If developed together, the chip architecture and algorithm can be refined to fully use parallelism and increasing throughput, while retaining efficient silicon area utilization. The resulting special-purpose architecture is sufficiently general that connected speech can be recognized without a speed penalty.     

适用于软件无线电基带芯片验证的实时原型平台

随着半导体芯片器件规模急剧增长,对芯片的功能验证以及场景验证提出了更多的挑战。而对于基带SOC芯片,挑战则更加显著。基带SOC芯片的设计验证涉及到大量算法、信号处理专用电路、软硬件协同、实时复杂场景等功能评估与验证。一般通用的芯片验证方法(基于测试用例的服务器离线验证以及FPGA原型验证)无法覆盖对基带芯片评估、验证以及测试的要求。针对基带芯片设计验证需求,本文设计并实现了一个基于软件无线电的通用实时原型平台,可满足不同频段、不同协议的基带芯片的算法评估、功能及场景测试需求。本文基于该通用实时原型平台,成功的对一款GPS/BD导航基带芯片进行了实时原型验证,解决了原有离线仿真不能满足的实时场景验证需求,使得基带芯片的验证环境更加贴近真实环境,从而极大的提高了芯片的成功率。     

椭圆曲线加密算法的边信道攻击

椭圆曲线加密算法是目前已知的公共密钥体系中加密强度最高的一种算法,为了将其破解,采用边信道攻击,即通过对密码机在加密过程中的功率变化的分析来尝试获取密钥信息,从而绕过了从数学上破译椭圆曲线密钥极其困难的问题。所搭建的实验平台,利用示波器探测正在运行加密程序的设备,对其中进行差分功率分析,从而找到加密规则。实验结果验证了所采用方法的有效性。     

针对ECC密码芯片的CPA分析研究

相关性功率分析（CPA）方法可有效地对加密的集成电路芯片进行攻击解密,它绕过了加解密算法繁琐的数学分析,从而获取密码和信息。应用CPA分析攻击嵌有椭圆曲线算法的芯片,搭建实验平台,获取加密时的电磁数据,并用统计学、密码分析学和信号处理的方法推导分析得出结论,从而成功破解加密系统。     

2TF:一种协同考虑过硅通孔和热量的三维芯片布图规划算法

 三维芯片由多个平面器件层垂直堆叠而成,并通过过硅通孔(TSV,Through Silicon Via)进行层间互连,显著缩短了互连线长度、提高了芯片集成度.但三维芯片也带来了一系列问题,其中单个过硅通孔在目前的工艺尺寸下占据相对较大的芯片面积,且其相对滞后的对准技术亦降低了芯片良率,因此在三维芯片中引入过多的过硅通孔将增加芯片的制造和测试成本.垂直堆叠在使得芯片集成度急剧提高的同时也使得芯片的功耗密度在相同的面积上成倍增长,由此导致芯片发热量成倍增长.针对上述问题,本文提出了一种协同考虑过硅通孔和热量的三维芯片布图规划算法2TF,协同考虑了器件功耗、互连线功耗和过硅通孔数目.在MCNC标准电路上的实验结果表明,本文算法过硅通孔数目和芯片的峰值温度都有较大的降低.     

超宽带电磁脉冲二维金属柱体时域逆散射成像的研究

本文研究了利用超宽带电磁脉冲对二维金属散射体进行成像算法 ,通过参考LSF算法〔5～ 8〕的基本思想 ,基本克服了Born迭代法在处理金属散射体时理论上的缺陷。并通过对求解大型“病态”线性方程组算法的改进 ,提高了二维金属散射体的时域逆散射成像算法的稳定性和二维金属散射体 (尤其是在存在多个散射体的情况下 )的成像质量。最后给出了相应的实验结果     

AMBE-1000声码器接口电路设计方法

DVSI公司的AMBE-1000声码器芯片是一款高性能的全双工、实时语音压缩编解码芯片,可以应用于卫星通信、保密通信、视频会议等领域.文中简要介绍AMBE-1000声码器的A/D-D/A接口以及信道接口的工作原理;结合实例分别给出了AMBE-1000声码器与PCM编解码器MC14LC5480的A/D-D/A接口电路、与单片机AT89C51的信道接口电路的设计方法;最后指出了电路设计中应该注意的问题.     

A reconfigurable VLSI neural network

Due to the variety of architectures that need be considered while attempting solutions to various problems using neural networks, the implementation of a neural network with programmable topology and programmable weights has been undertaken. A new circuit block, the distributed neuron-synapse, has been used to implement a 1024 synapse reconfigurable network on a VLSI chip. In order to evaluate the performance of the VLSI chip, a complete test setup consisting of hardware for configuring the chip, programming the synaptic weights, presenting analog input vectors to the chip, and recording the outputs of the chip, has been built. Following the performance verification of each circuit block on the chip, various sample problems were solved. In each of the problems the synaptic weights were determined by training the neural network using a gradient-based learning algorithm which is incorporated in the experimental test setup. The results of this work indicate that reconfigurable neural networks built using distributed neuron synapses can be used to solve various problems efficiently