星载统一测控载波跟踪环相位噪声分析

为了保证测速和测距精度,有效手段之一是在星载统一测控应答机上采用嵌套环路结构的载波跟踪环完成相干载波提取。由于利用了相干本振补偿多普勒频移,必须考虑输入相位噪声对本振相位噪声的影响。为了准确预测环路输出相位噪声性能,对环路中各部件贡献的相位噪声进行了分析。针对不同噪声源,运用信号流图的分析方法建立了对应的环路相位噪声模型,通过仿真计算得到了不同输入信号功率条件下的环路输出相位噪声功率谱,与实际电路的测试结果对比,证明了该环路相位噪声模型的准确性。应用该模型能提高环路设计的准确性和效率。     

一种自适应低相位噪声相参时钟源的设计

通过锁相环电路(PLL),不仅将外部系统提供的具有高频率准确度但相位噪声较差的主时钟信号转化为高频率准确度、低相位噪声的内部时钟信号,同时也满足了内外部系统的相参要求。通过仿真和测试,重点分析了锁相环电路中环路滤波器的环路带宽对输出信号相位噪声的影响。测试结果显示,当环路带宽为100 Hz时,锁相环的输出信号在偏离载波1 kHz处的相位噪声与其内部振荡器在此处的相位噪声基本一致;而当环路带宽为500 Hz时,输出信号在偏离载波1 kHz处的相位噪声会由于环路影响,相比内部振荡器产生8 dB左右的恶化。设计所得时钟源在输出100 MHz信号时,其相位噪声优于-147 dBc/Hz@1 kHz,相比外部参考时钟信号改善了12 dB,并且其频率准确度可达1×10-9。     

一种载波对消提高相位调制度的新技术

用连续波雷达测量运动目标或振动目标经常会遇到调相波的解调问题。对于无外向辐射的封闭系统,结合微波马赫-曾德尔干涉仪和灵敏高效的相位调制器,设计了一种简洁有效的技术架构,实现了载波对消。高效相位调制器提高了对振动的响应,干涉仪不但可以有效压制载波,而且极大压制了微波源的相位噪声,包括难以处理的1/ f 噪声。该技术适用于各种频段,可有效延伸到射频,用集中参数系统处理,这样,更加有利于调相传感器的优化和电路实现。文中给出了高效相位调制器和干涉仪系统的原理分析,验证方案和同轴系统的实验结果。该原理也适用于微带电路和集成化电路。     

抗振晶体振荡器相位噪声测试方法的对比研究

目前电子系统都要求对晶体振荡器进行振动状态下相位噪声测试。但对于抗振晶体振荡器,按照常规相位噪声测试方法进行测试时其结果有可能不正常。文中分析了抗振晶体振荡器振动状态下的相位噪声及测试方法,通过对比测试发现,不同的测试系统其测试结果也不相同。通过系统设置和实验验证,解决了测试结果不正常的问题,使测试结果达成一致。     

集成宽频Σ-Δ分数频率合成器的实现

提出了一种新型低噪声、宽跟踪范围的集成分数频率合成器.该合成器采用3位3阶Σ-Δ调制器和对数字信号进行粗调、对模拟信号进行微调的宽频开关电容阵列LC压控振荡器,其中,数字和模拟调谐控制信号由4位2级并行流水线A/D转换器产生.详细分析了该合成器的结构和实现电路,并采用0.25 μm CMOS工艺实现.测试结果显示,电路在偏离载波频率10 kHz处带内相位噪声为-86.2 dBc/Hz,在偏离载波频率2 MHz处的带外相位噪声为-130 dBc/Hz,且具有小于5 Hz的频谱分辨率.     

小型抗振晶体振荡器设计

在现代通信系统中,晶体振荡器的振动性能变得越发重要。文中讨论了振动状态下晶体振荡器的相位噪声性能,并通过采用微型减振器,设计了一种小型抗振晶体振荡器,从而提高晶体振荡器在振动状态下的相位噪声性能。测试结果显示,小型抗振晶体振荡器在振动状态下相位噪声达到-147 dBc/Hz@1 kHz,而相位噪声性能的优化可达40 dB。     

锁相环在相位噪声测试中的工作机理和影响

分析了相位检波技术测试相位噪声的工作原理和锁相环在电路中的工作机理,给出了锁相环对相位噪声测试影响的转移函数,通过对环路修正前和修正后的实际测试曲线的比较,很容易看出环路噪声压缩的影响。明确了在实际测试中,必须对锁相环带宽内的相位噪声曲线进行修正。通过分析可以看出,用相位检波器方法使相位噪声测试由测信号相位起伏变成测电压起伏,用锁相技术使压控参考源与被测源同频,并可有效地对锁相带宽内噪声抑制进行修正,改进了相位噪声测试的方法。     

一种改进交叉耦合晶体振荡器

设计了一种改进的差分输出晶体振荡器，该振荡器在一般交叉耦合鳍栖的基础上，通过加入RC高通滤波器来改良电路的相位噪声，分析了该RC滤波器对电路的影响并给出了优化方法．基于0．25μm标准CMOS工艺模型的仿真结果表明，该滤波器可有效滤除经过上变频会成为载波附近相位噪声的低频噪声（特别是1／f噪声）,采用普通4MHz晶体谐振器，该振荡器相位噪声可以达到-130．1dBc@100Hz．     

高性能数字时钟数据恢复电路

设计了一个数字时钟数据恢复电路,采用相位选择锁相环进行相位调整,在不影响系统噪声性能的前提下大大降低了芯片面积。该电路应用于100 MHz以太网收发系统中,采用中芯国际0.18μm标准CMOS工艺实现,核心电路相位选择锁相环的芯片面积小于0.12 mm2,电流消耗低于4 mA。仿真与测试结果表明,恢复时钟抖动的峰峰值小于350 ps,相位偏差小于400 ps,以太网接收误码率小于10-12,电路可以满足接收系统的要求。     

基于取样鉴相器的谐波混频低相噪PDRO设计

基于取样鉴相器设计了一款低相位噪声的谐波混频锁相介质振荡器(HMPDRO)。利用取样鉴相器中的阶跃二极管和肖特基混频二极管并联结构构建了谐波混频器。采用陶瓷介质振荡器(DRO)来保证载波较低的远端相位噪声。该电路在载波14.01GHz相位噪声分别为-109.8dBc/Hz@1kHz、-112.0dBc/Hz@10kHz、-113.5dBc/Hz@100kHz、-144.7dBc/Hz@1 MHz,杂波抑制80dBc。