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基于FPGA的AES算法芯片设计实现 总被引:1,自引:1,他引:0
高级加密标准(AES)集安全性、高效性、灵活性于一身,研究其硬件实现具有很重要的应用价值.本文针对AES分组密码算法的结构特点,讨论了AES算法FPGA实现的优势,重点分析了加/脱密模块的实现方案,最后给出在Quartus Ⅱ下的仿真实验结果. 相似文献
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基于低成本FPGA的AES密码算法设计 总被引:2,自引:1,他引:1
主要介绍在逻辑资源少的现场可编程门阵列(FPGA)上实现高级数据加密标准(AES)算法设计。首先描述了AES加密算法,并在FPGA上优化实现AES算法,设计结构采用多轮加密共用一个轮运算的顺序结构,加密和解密模块共用密钥扩展模块,减少资源占用,在低时钟频率下保持较高的性能。采用了16位的并行总线通信接口,利用先进先出缓冲器(FIFO)对输入输出数据进行缓存。最后通过仿真和实测表明,在50MHz时钟下加解密速率可达530Mb/s。 相似文献
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通过分析AES算法的基本原理,对算法中的AES-128、AES-192、AES-256三种不同的加密解密模式进行了综合设计,有效地利用了公共模块,与单个分别实施各个加密解密模式相比,大大减少了硬件电路面积.针对目前AES实现方法中的key产生模块进行了理论分析,提出了一种新的实现电路结构.设计出的串行AES硬件加密解密电路经综合后得到的芯片面积为31 286门,最高工作频率为66MHz,可以满足目前的大部分无线传感网络的数据交换速率的需求. 相似文献
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一种小面积低功耗串行AES硬件加解密电路 总被引:1,自引:0,他引:1
通过分析AES算法的基本原理,对AES算法中的子模块SubBytes和Mixcolumns的硬件电路实现方法进行优化,提出一种新的key硬件电路实现方式,并在key的实现电路中采用低功耗设计.与目前的大多数实现电路相比,该电路可以有效减小芯片面积,降低电路功耗.采用串行AES加密/解密电路结构,经综合仿真后,芯片面积为8 054门,最高工作频率为77.4 MHz,对128位数据加密的速率为225 Mbps,解密速率达到183 Mbps,可满足目前大部分无线传感网络数据交换速率的需求. 相似文献
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分组算法模块的VHDL和VERILOG实现及其比较研究 总被引:1,自引:1,他引:0
分组密码算法是一种常用的密码技术.其加密速度非常快,在数据加密领域仍广泛使用.目前,分组密码的重点研究方向包括新型分组密码的研究,分组密码的实现研究,分组密码的各个组件的研究等等.本文从AES的5个候选算法中提炼出7大分组算法模块,分别用VHDL和Verilog实现,并对资源占用情况加以分析比较.然后选取分组算法的典型代表AES,用两种语言实现并对资源占用情况和实现速率加以比较.结果表明:对于小型分组算法模块,VHDL和Verilog的实现在占用逻辑单元方面基本上没有什么差别;对较为复杂的模块和AES算法,Verilog的实现会比VHDL的实现占用较少的资源,但速度要慢些. 相似文献
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Web信息管理系统数据库加密技术研究 总被引:1,自引:0,他引:1
为了提高Web信息管理系统数据库的安全性,建立一个数据库加密模型.该模型采用中闻件技术,将加密系统放在中间层.引入加/解密模块和安全认证模块,来保障数据库系统的安全.为了防止字典式攻击,用户登录验证模块采用了口令加盐技术.对Web信息系统袁单数据的加密使用了开源jQuery插件jCryption.Web数据库中的敏感数据由加密中间件完成加密和解密.加密中间件由加/解密引擎、密钥管理及数据库连接模块等组成.加密中间件的加密算法主要采用AES算法和RSA算法.AES主要用于加密数据,而RSA算法用于完成密钥的加密.该加密模型已在榆林学院工资查询系统上得到了应用,结果表明,该模型能够有效提高Web信息管理系统的安全性. 相似文献
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在防空系统中,大量数据以明文形式存储于数据库和文件中。为了保障重要数据的安全性,需要对这些数据进行加密后再存储。讨论了数据库加密的方式和加密粒度,选择了高安全性能的AES算法作为加密算法。对AES算法的基本原理进行了介绍,并根据实际应用设计了加密/解密模块处理方法和流程。采用C++语言实现了AES算法的动态链接库,应用到防空系统的数据库加密和配置文件加密中。实现结果表明,该方法具有较高的安全性能,同时又易于实现,具有良好的推广价值。 相似文献