基于FPGA的千兆以太网设计

千兆以太网拥有传输速度快、传输距离远、稳定可靠等优点,是当前嵌入式系统的应用热点。FPGA拥有丰富的逻辑和管脚资源,常用于高速数据处理和通信的嵌入式系统。本文描述一个基于FPGA的千兆以太网系统的设计,本设计在硬件上主要使用千兆以太网PHY芯片88E1111和Altera公司的StratixⅢ系列的FPGA,在FPGA的逻辑上实现NiosⅡ嵌入式系统和以太网的MAC控制器,在NiosⅡ系统的软件上移植入MicroC／OS-Ⅱ实时多任务操作系统和NicheStackTCP／IP协议堆栈。在FPGA上实现千兆以太网设计,有效提高了系统的可靠性和集成性,充分扩展FPGA的功能。     

基于千兆以太网的机载雷达数据采集系统设计

针对高速机载雷达数据传输的实际需求,设计了一种基于千兆以太网的高速机载雷达数据采集系统。系统以现场可编程门阵列(FPGA)为控制中心,采用FPGA 内部的两片高速FIFO 实现对高速雷达数据无缝缓存与传输。同时,采用FPGA 内部的千兆以太网MAC 控制器将FIFO 中的数据读取及处理,最终,通过RJ-45 接口将数据上传到上位机。地面测试结果表明:系统能够对传输速率为360 Mb/ s 高速串行雷达数据进行采集,并上传到上位机,验证了基于千兆以太网的高速机载雷达数据采集系统设计的可靠性与稳定性。     

基于FPGA＋ARM的高速图像数据采集板的设计

提出了于FPGA＋ARM高速数据采集板的设计方法。采用FPGA完成高速数据采集,通过ARM对FPGA进行控制管理。利用DMA技术实现了FPGA与ARM之间的数据采集接口设计方案,并实现了Linux操作系统下FPGA设备的中断处理程序的开发。并通过设计千兆以太网接口实现了图像数据的实时远程传输。     

基于FPGA实现千兆以太网业务在SDH上的传输

为了实现千兆以太网业务在SDH网络上的传输（EOS）,可以利用FPGA将以太网MAC数据帧在SDH数据帧中进行封装和映射处理。介绍了GFP封装协议以及虚级联技术,给出了FPGA内部的模块化设计方法。利用FPGA的强大功能和内部的丰富资源,简化了电路设计的复杂性。千兆以太网在SDH中的传输增强了SDH设备的业务传输能力。     

嵌入式计算机智能图像信息处理系统设计与实现

针对目前嵌入式智能图像处理系统中的图像数据的传输问题与多DSP、多FPGA间的并行问题,提出并设计了以DSP+FPGA为系统核心,通过TMS320C6455 DSP外设接口进行扩展的嵌入式智能图像处理系统,能够实现图像的实时采集、解析及处理功能;同时开发了基于TMS320C6455 DSP的千兆以太网数据传送接口和高速串行接口,实现了图像处理的网络化和并行化。最后对以太网的数据传输进行了测试,测试结果表明,开发的以太网数据传送接口达到了千兆以太网的要求。     

嵌入式系统中千兆以太网的设计与实现

嵌入式系统中常常需要高速、稳定地传输大量数据,千兆以太网价格低廉、传输速度快、传输距离远,在高速计算机通信中被广泛使用。给出嵌入式系统中千兆以太网的设计方案、硬件设计及其软件实现,并对千兆以太网的性能进行验证。设计方案通用、灵活,能够满足嵌入式系统中高速数据传输的性能需求,为嵌入式系统的高速以太网络通信提供了一种很好的解决方案。     

基于千兆以太网的高速数据传输系统设计

介绍一种基于千兆以太网技术实现FPGA和PC机的高速数据传输系统方案。讲述了一种使用FPGA的MAC硬核建立千兆以太网的方法。介绍了UDP协议以及网络数据封装成以太网MAC帧格式并进行发送的原理。实验证明,这种方法是一种性能优越、可靠性高的高速数据传输系统设计方案。     

基于千兆以太网的高速数据传输系统设计

介绍了千兆以太网接口以及TCP/IP协议,提出了几种设计方案,讲述了一种使用FPGA和MAC软核建立千兆以太网的方法。实验证明,这种方法稳定性好、传输带宽高、额外成本低,适用于大多数高速数据传输系统,是一种成本低、性能优越、可靠性高的高速数据传输系统设计方案。     

基于FPGA的两路千兆以太网光纤传输系统

提出了一种基于FPGA的两路千兆以太网光纤传输系统,并使用千兆以太网交换机芯片和XILINX公司包含GTP模块的Spartan-6系列FPGA实现了该系统,着重介绍了系统各单元的设计方案及关键技术的实现.     

基于FPGA的千兆以太网数据传输设计

为解决现代化设备如何使用千兆以太网高速接入的问题,使用Altera公司cyclone IV系列FPGA作为嵌入式开发平台,采用Nios II软核处理器实现TCP/IP协议。对所设计传输方案进行测试,结果表明所传输数据能正确收发,并具有较高的传输效率。     

基于千兆以太网的CCD相机设计

基于目前国内科学级CCD相机普遍采用USB2.0,其传输速度较低,传输距离较短的现状,设计了一款基于千兆以太网接口的CCD相机。采用Altera公司的Cyclone II系列FPGA建立NIOS II软核做控制器,采用物理层(PHY)芯片加数据链路层(MAC)芯片的结构建立千兆以太网传输系统。实验中传输速率最高可达700 Mb/s,传输距离可达50m,从而解决了现存CCD相机存在的两大问题。     

高速局域网技术的发展

对近年来出现的几种高速局域网技术，如快速以太网、千兆以太网、交换式以太网等作了详细的介绍。     

EPON中测距技术的研究

以太网无源光网络（EPON）将千兆以太网与无源光纤接入的优势相结合,实现低成本、高速、远距离接入。EPON中光分路器耦合器（Splitter／Couple）与每个光网络单元的距离各不相同,传输延时也不同,来自不同ONU的数据帧可能在OLT处出现碰撞冲突。为实现EPON系统上行TDMA接入,用OPNET创建了一个光网络节...     

基于以太网的红外热像仪研究与设计

提出了一种基于以太网的红外热像仪设计方案。利用Tau 640红外探测器机芯实现红外信号到电信号的转换,再用以太网模块将探测器输出的图像数据转换为连续的、低延迟的IP数据包,最后经过PC机进行信号处理,最终显示出详细的红外温度图像。该系统数据传输的速率可达1Gb/s,点对点信号传输的距离可达100m。     

下一代以太网——10吉比特以太网

下一代以太网－10吉比特以太网的标准正在制定之中,本文着重介绍IEEE 802．3ae工作组对10吉比特以太网标准的讨论,并阐述了10吉比特以太网与传统以太网尤其是吉比特太网在上的区别,最后展望10吉比特以太网的各种应用,尤其是在MAN和WAN领域中的应用。     

一种千兆级光交换机的接入网组网方案

千兆级全光交换机与具有自动跟踪功能的大气激光通信系统构成的组网方式,能有效解决最后一公里接入难题,为用户带来高带宽享受,并具有高可靠性。     

IPv6高速网络环境下数据分组捕获技术的研究

针对传统的数据分组捕获技术在IPv6高速网络环境下表现出的严重分组丢失问题,采用"零拷贝"的思想设计并实现了一个适用于IPv6高速网络环境的数据分组捕获平台(HSPCP)。以Intel82541GI吉比特网卡驱动程序e1000为基础,对网络数据分组的接收流程进行改进,在内核中注册一个杂项设备,实现了其mmap和ioctl方法,并编写了与改进后零拷贝驱动相对应的用户空间报文捕获程序。通过实验将HSPCP与Libpcap进行了分组捕获效率对比测试,实验证明HSPCP相对于传统的Libpcap分组捕获方式在性能上有较明显的提高。     

一种用于水下测试的可扩展高速固态存储系统设计

针对水下测试数据采集的高速、可靠性等存储要求,本文设计了一种可扩展高速固态存储系统。系统固态存储单元使用FPGA控制FLASH构建存储阵列,同时结合DDR技术和流水线设计相结合的方法来提高其存储速度。系统接口采用用于高速数据传输的FMC接口,其具有多对吉比特接口信号引脚,结合板间高速视频数据的传输使用FPGA高速串行接口技术（Aurora协议）,使系统能扩展多个存储BANK。实验结果表明该系统能可靠的提高系统的存储速度和容量存储并不丢失数据。     

Reduced comparator high speed low power ADC using 90 nm CMOS technology

The increasing demand of high speed and low power ADC in serial links, gigabit ethernet, high speed instruments in general and communication technologies such as ultra wide band systems in particular has put tremendous pressure on efficient design of data converters. Presently flash ADC is the architecture of choice with sampling frequency ranging from 2 to 40 GS/s with 4–6 bit resolution, where speed and low resolution is required. However we are forced to compromise between performance and complexity when such ADC is used. In this paper a single channel high speed low power CMOS based 4-bit ADC using reduced comparator and multiplexer based architecture is presented. For improving the conversion rate, both the analog (comparator array) and the digital (encoder) parts of the proposed ADC are fully modified and the architecture uses only 4 comparators instead of 15 as used in conventional flash ADC, thereby saving considerable amount of power. The proposed 4-bit 2 GS/s ADC is designed and simulated in Tanner tools with 1.2 V supply voltage using 90 nm CMOS technology. HSpice simulation result of proposed architecture shows a power dissipation of 23 mW with INL and DNL errors between ±0.4 LSB and ±0.34 LSB respectively. ENOB and SNDR for the proposed architecture are 3.72 and 24.2 respectively.     

一种多模式多节点高速传输系统的方案设计

针对目前传输系统传输模式单一和无法满足高速需求的不足,提出了一种多模式多节点高速传输系统的方案设计。该方案通过数据筛选和流量控制完成数据多模式的传输和多节点的协同工作,具有速度快、节点数量多和数据率可控的特点。基于FPGA和千兆以太网技术的硬件实现和系统测试表明,方案可以有效地适用于高速数据传输的应用场合。