H.264与AVS在插值算法上的比较

通过对H.264和AVS的插值算法进行研究和分析,分别从运算复杂度和性能两个方面进行了比较.在复杂度的分析中引入了复杂度分析模型,该模型从硬件设计的角度合理地量化了两种插值算法的复杂度.在比较两种插值算法的性能上,根据插值的运算特性给出了性能的评估指标.用上述复杂度模型和性能指标对H.264和AVS的插值算法进行分析和比较,实验结果表明H.264具有较好的性能,而AVS的性能开销比略好于H.264.     

基于改进KNN算法的AVS到H.264/AVC 快速转码方法

尽管音视频编码标准(Audio and Video Coding Standard,AVS)的编码性能可以与H.264相媲美,但是H.264的应用范围更加广泛,因此视频由AVS标准转码成H.264标准具有很大的应用前景.目前,主流的转码方法是将AVS的分块模式与H.264的分块模式映射的方式降低转码复杂度,但是技术之间的差异导致这两种标准之间的分块模式并不是一一映射的关系,因此会导致编码效率大幅度降低.提出一种基于改进KNN(K最邻近节点)算法的AVS到H.264/AVC快速转码方法.充分利用了AVS码流中的各种信息,通过改进的KNN算法建立了中间信息和H.264分块模式之间的映射模型.根据AVS中运动矢量信息的差异自适应确定H.264可能的分块模式,实验结果表明上述问题得到有效解决,该算法在保证H.264编码效率的前提下大幅降低了转码复杂度.     

多标准宏块预测与边界强度计算的VLSI架构及应用

提出一种支持H.264 High Profile 4.1和AVS JiZhun Profile 6.0的多标准宏块预测与边界滤波强度计算的VLSI架构,该架构根据解码器的算法特点,实现了H.264和AVS标准中控制占优的帧内模式预测、帧间运动矢量预测以及边界滤波强度计算算法,能应用于当前的可重构多媒体系统.对该架构进行实现后,采用TSMC 65nm工艺综合,工作频率可达到312 MHz,解码一个H.264和AVS宏块最大分别消耗351和189个时钟周期,能够满足H.264和AVS高清(1080p)实时处理的需求.     

H.264中DCT/IDCT/Hadamard变换多时钟方式的FPGA实现

DCT/IDCT/Hadamard变换被广泛应用于多种视频编码标准中,而H.264/MPEG-4AVC作为新一代的视频压缩标准,它具有在相同图像质量下比其他视频压缩标准拥有更高的压缩率的特性[1],因此对于H.264/MPEG-4AVC中的DCT/IDCT/Hadamard变换的研究就有着十分重要的意义。对于H.264/MPEG-4AVC中变换算法进行分析,并且提出一种可用的高效的硬件实现电路结构,此电路结构能够并行计算4输入像素数据。     

基于快速预测映射的H.264到AVS转码

对H.264和AVS标准进行了比较,在总结几种通用的模式和运动矢量复用方法基础上,提出一种更简单也略微提高效率的H.264到AVS的快速预测转码方案,可有效降低算法复杂度.实验证明,此转码方案可以在PSNR损失极少的前提下提高编码效率.     

AVS必须面对的强敌--H.264编码技术及应用前景分析

2006年3月1日,AVS已作为国家标准正式实施,而其主要竞争对手H.264却提前3年正式发布,并在不同领域得到了一定范围的应用.本文介绍了H.264编码标准的一些技术特点,如增加了帧内预测和环路滤波器,对运动估计进行了改进,采用了简化DTC变换算法和改变了熵编码等,同时也通过对各种编码标准专利政策的描述,分析了H.264存在的最大问题,以及AVS面临的机遇和产业化的一些优势.     

一种新的基于VLIW的IDCT和运动补偿算法

本文使用矩阵形式在超长指令字(VLIW)的观点下将几种经典算法与已有的适合于VLIW的算法进行了比较.然后利用VLIW结构的特性,提出了一种快速IDCT算法.与现有算法相比,新算法进一步减少了所需的指令周期.并利用VLIW结构的寄存器特性,将视频编解码过程中的运动补偿(预测)和IDCT(DCT)组合,使运动补偿所需时间降低为原来的约50%,这种思想能应用于MPEG1/2/4,H.263和H.264.     

基于DSP的AVS IDCT的研究与实现

离散余弦反变换是数字音视频解码算法的关键模块,研究IDCT算法的实现对提高AVS解码器速度有着重要的意义。本文主要研究了IDCT在DSP上的一种快速实现方法。论文选用TI公司TMS320DM642作为开发平台,根据DSP的特性和存储结构的特点,实现了一种适合该芯片的IDCT快速算法,极大提高了AVS解码系统的性能。     

基于H.264的子带DCT快速算法

DCT快速算法是H.264编码的关键问题之一。该文根据H.264中44块残差系数的分布特征及DCT系数的能量分布特性,提出一种基于DCT系数子带划分的子带DCT快速算法。该算法在DCT和量化前预判出为零的DCT系数,节省了这些系数的DCT和量化计算开销,提高编码效率。该文提出了划分DCT系数子带的判断标准,预判出子带中量化后为零的DCT系数后,仅计算非零的DCT系数,相应地也减少量化(Q),反DCT(IDCT),反量化(IQ)的计算。实验结果表明,该文算法在保持图像质量和码率的同时,极大地节省了DCT, Q,IQ,IDCT的计算量,提高了H.264的编码效率。     

基于DSP的AVS IDCT的研究与实现

离散余弦反变换是数字音视频解码算法的关键模块,研究IDCT算法的实现对提高AVS解码器速度有着重要的意义.本文主要研究了IDCT在DSP上的一种快速实现方法.论文选用TI公司TMS320DM642作为开发平台,根据DSP的特性和存储结构的特点,实现了一种适合该芯片的IDCT快速算法,极大提高了AVs解码系统的性能.     

可重用AVS芯片结构软硬件协同设计

根据软硬件设计思想设计一个结构划分合理的可重用的AVS视频解码器结构.通过ARM平台软件移植,然后使用ARM ESL工具对系统模块性能进行整体评估,然后根据评估结果以及硬件实现复杂度进行软硬件结构的划分,定制软硬件模块接口,从硬件扩展考虑把硬件部分设计为与H.264解码器兼容并用SystemC模拟,最后在SOC Designer 平台做协同验证及仿真.     

基于ADSP—BF533的H．264DCT变换及量化的优化实现

根据ITU-T提出的H.264视频编解码标准,对JM算法及TI Blackfin 533 DSP自身特点进行了分析,将标准中编码采用的整数离散余弦变换(DCT)、量化,解码采用的反DCT变换、反量化的JM算法成功移植到DSP上面,同时根据DSP的特点进行软硬件优化,达到了较好效果。     

AVS解码器中帧内预测算法的硬件实现

概述了AVS视频编解码标准的帧内预测技术,重点分析了帧内预测各种预测模式的算法,并将AVS的帧内预测技术和H.264/AVC标准的帧内预测技术进行了算法复杂度和性能的比较.在此基础上,设计了一种AVS帧内预测模块的硬件实现.并提出了一种可并行处理的计算单元结构.     

Hardware solution for implementing the entire inverse IDCTs in HEVC decoder

Video compression performance of High Efficiency Video Coding (HEVC) is about twice of H.264/AVC video compression standard. The improvement in coding efficiency in HEVC is achieved by considerable increase in the computational load compared to H.264/AVC which is substantially very computational intensive. One of the units in HEVC which has changed considerably compared to H.264/AVC is Integer Discrete Cosine Transform (IDCT) unit. IDCT in HEVC standard includes 32 × 32, 16 × 16, 8 × 8 and 4 × 4 transforms. In this paper, a hardware solution for implementing the entire inverse IDCTs in HEVC decoder is proposed. The proposed hardware has a resource-sharing pipelined architecture. As a result, the hardware resources and computation time for implementing inverse IDCTs in HEVC decoder are reduced. Synthesis results by using NanGate OpenPDK 45 nm library indicate that the proposed hardware can achieve 222 MHz clock rate and can achieve real-time decoding of 4096 × 3072 video sequences with 70 fps.     

H.264和AVS多模视频解码器中运动矢量预测的硬件实现

文章比较了H.264和AVS两个标准在运动补偿中运动矢量预测算法的差别,提出了一种实现H.264中主档次（main profile）下的第4级别（level 4）和AVS中的基准档次面向高清应用时运动矢量预测复用的硬件结构.提出了一种新颖的缓存管理更新机制,极限情况下用于运动矢量的片上缓存大小减少了75%.用FPGA验证结果表明资源占用情况是单独实现AVS的2.3倍,是单独同时实现两个标准的70%.能实现对1080i 30Hz高清图像实时解码.     

Low-Cost Hardware-Sharing Architecture of Fast 1-D Inverse Transforms for H.264/AVC and AVS Applications

In this paper, the fast one-dimensional (1-D) algorithms and their hardware-sharing designs for the 1-D 2 $times$ 2, 4 $times$ 4, and 8 $times$ 8 inverse transforms of H.264/AVC and the 1-D 8 $times$ 8 inverse transform of AVS are proposed with the low hardware cost, especially for the multiple decoding applications in China. By sharing the hardware, the proposed 1-D hardware sharing architecture is realized by adding the offset computations, and it is implemented with the pipelined architecture. Thus, the hardware cost of the proposed sharing architecture is smaller than that of the individual and separate designs. With regular modularity, the proposed sharing architecture is suitable to achieve H.264/AVC and AVS signal processing by VLSI implementations.