基于小波图像编码的远程监控系统的设计与实现

小波变换由于其多分辨率特性而特别适合图像编码。该文设计了一种基于小波图像编码的远程监控系统。整个系统由本地监控端和远程主控端组成。本地监控端包括图像采集、小波变换图像编码和发送3个模块。小波变换图像编码由二维小波变换和零树编码组成。设计了监控端各个模块的硬件结构,编写了其硬件结构的Verilog HDL模型,进行了仿真和逻辑综合,并用FPGA进行了验证。编写了主控端的远程接收、控制软件,成功实现了基于小波图像编码的远程监控系统。     

小波图像编码的硬件实现

设计了二维离散小波变换和快速零树编码的硬件结构,实现了一小波图像编码系统.编写了各个模块的Verilog HDL模型,并进行了仿真和逻辑综合.最后用Altera公司的CPLD对整个编码系统进行了验证.结果表明,设计的硬件结构是正确的,可以用来实现小波图像编码系统.     

一种三维小波序列图像编码算法及其FPGA实现

根据序列图像编码的特点。利用Harr小波变换、适合硬件实现的快速二维小波变换和快速零树编码算法，提出了一种适合硬件实现的三维小波变换序列图像编码算法。设计了该算法的VLSI结构，编写了相应的Verilog HDL模型，进行了仿真和逻辑综合，并用FPGA进行了验证。     

一种新的高速二维离散小波变换器结构

提出了一种应用于JPEG2000静态图像编码系统的二维离散小波变换(2D-DWT)单元的FPGA实现.分析了2D-DWT算法的特点,提出了一种直接进行二维小波变换的高速算法,克服了传统二维小波变换算法对存储器的频繁访问的缺点.同时,硬件结构具有较高的并行度和吞吐率;运用流水线技术,进一步提高了系统性能,每个时钟能输出4个小波系数.该结构对于N×N的图像,处理速度仅需要(N/2)2个时钟周期.设计经过FPGA验证,可用于实时图像压缩系统中.     

二维离散小波变换的FPGA实现

依据传统的Mallat算法,提出了一种基于FPGA实现的高速二维小波变换的方法.该方法采用模块化设计,通过将这些模块按变换要求适当级联,可轻松实现多级二维离散小波分解.用Verilog HDL实现了相关模块,并进行了仿真和逻辑综合.     

小波图像编码的VLSI实现

设计了一种模块化的二维离散小波变换(2-D DWT)的VLSI结构.该结构可以实时完成小波变换,且很容易扩展.针对零树编码硬件实现方面的不足,利用一种简单的顺序扫描方式和两个标志阵列,设计了一种适合硬件实现的快速零树编码算法(FZIC)和FZIC硬件实现的VLSI结构,编写了2-D DWT和FZIC硬件结构的Veri log HDL模型,并进行了仿真和逻辑综合.结合2-D DWT和FZIC,实现了小波图像编码系统 ,并用ALTERA CPLD成功进行了验证.     

小波图像编码的VLSI实现

设计了一种模块化的二维离散小波变换(2-D DWT)的VLSI结构.该结构可以实时完成小波变换,且很容易扩展.针对零树编码硬件实现方面的不足,利用一种简单的顺序扫描方式和两个标志阵列,设计了一种适合硬件实现的快速零树编码算法(FZIC)和FZIC硬件实现的VLSI结构,编写了2-D DWT和FZIC硬件结构的Veri log HDL模型,并进行了仿真和逻辑综合.结合2-D DWT和FZIC,实现了小波图像编码系统 ,并用ALTERA CPLD成功进行了验证.     

JPEG2000中5/3离散小波多层变换FPGA实现研究

基于新一代图像压缩国际标准JPEG 2000,介绍一种快速、有效的多层5/3小波变换的VLSI设计结构,该方法使用两组一维变换实现,用移位-相加代替乘法操作,整体设计采用了流水线设计。利用双端口RAM和地址生成模块的调度完成小波变换的分裂、边界延拓工作,不需另外增加模块。二维离散小波变换滤波器结构的设计采用Verilog HDL进行RTL级描述,已经通过了FPGA验证,并可作为单独的IP核应用于图像编解码芯片中。     

面向对象的小波变换软件包设计

本文介绍了小波变换软件包WYUWave的设计.该软件包实现了小波变换的常见基本函数,包括卷积,一维、二维小波正反变换,一维、二维小波包正反变换,各种正交小波滤波器、双正交滤波器设计,小波函数、尺度函数计算,多分辨率分析等功能.该软件包的设计基于C/C++环境,分为三层,其中第二、第三层的设计为面向对象设计,同时兼顾到使用和扩展的方便性及移植的灵活性.最后给了两个例子说明在具体的应用中如何利用WYUWave软件包进行应用开发及扩展设计.     

低功耗并行的提升式5/3二维离散小波变换的VLSI架构

离散小波变换需要较大的运算量和运算空间,为了提高JPEG2000图像压缩速度,提出一种基于提升算法的二维离散5/3小波变换的VLSI架构,这种结构同时进行行变换和列变换。文章对于VLSI架构的五大模块(行小波变换运算模块、两个列小波变换模块、FIFO寄存组和系统整体控制模块)的硬件实现给出了相应的方案。在Quartus II 7.2的平台下对于设计的该系统的时序仿真测试结果表明,综合分析后系统最小组合逻辑时延为7.142ns,可达到的最高频率为140.02MHz。时序仿真测试中当系统工作频率为100MHz,数据吞吐率达到773.944Mbit/s。     

一种高效的三维DWT VLSI结构设计方法

文中通过深入研究三维离散小波变换(3D DWT)核心算法并根据序列图像编码的特点,设计并实现了一种适合硬件实现的高效的三维小波变换VLSI结构。编写了相应verilog模型,并进行了仿真和逻辑综合。仿真结果表明行列滤波并行处理并采用流水线设计方法,加快了运算速度,有效降低了片内存储容量。     

小波变换在图像数据压缩中的应用

小波变换的图像编码方法,不仅拥有传统编码的优点,能够消除图像中的统计冗余,并且,其多分辨率的特性提供了消除非统计冗余信息的良好机制。基于离散小波变换(DWT)理论,介绍了DWT在数字图像压缩中的应用,使用零树编码实现了数字图像压缩,并同时保持原图像在各种分辨率下的精细结构,该方法对消除图像中非统计冗余信息提供了有效途径。     

Area-efficient high-speed 3D DW processor architecture

An area-efficient high-throughput architecture based on distributed arithmetic is proposed for 3D discrete wavelet transform (DWT). The 3D DWT processor was designed in VHDL and mapped to a Xilinx Virtex-E FPGA. The processor runs up to 85 MHz, which can process the five-level DWT analysis of a 128times128times128 fMRI volume image in 20 ms     

离散子波分解的专用芯片设计及CPLD实现

子波变换是信号处理和图像压缩等诸多领域中一个非常有效的数学分析工具。日前,其实现方式多为软件编程。本文针对子波变换与滤波器组的关系,在卷积滤波、下二采样过程中,将数据按一定规律重排,用复杂可编程逻辑器件(CPLD)设计了一种专用芯片(ASIC)可完成离散子波分解,具有一定的实用价值。     

2D DWT VLSI architecture for wavelet image processing

A cost-effective VLSI architecture with separate data-paths and their corresponding filter structure is proposed for performing a two-dimensional discrete wavelet transform (2D DWT). Compared with the conventional 2D DWT VLSI architectures, the proposed semi-recursive 2D DWT VLSI architecture has minimum hardware cost, and optimised data-bus utilisation, scheduling control overhead and storage size     

Efficient architectures for two-dimensional discrete wavelet transform using lifting scheme.

Novel architectures for 1-D and 2-D discrete wavelet transform (DWT) by using lifting schemes are presented in this paper. An embedded decimation technique is exploited to optimize the architecture for 1-D DWT, which is designed to receive an input and generate an output with the low- and high-frequency components of original data being available alternately. Based on this 1-D DWT architecture, an efficient line-based architecture for 2-D DWT is further proposed by employing parallel and pipeline techniques, which is mainly composed of two horizontal filter modules and one vertical filter module, working in parallel and pipeline fashion with 100% hardware utilization. This 2-D architecture is called fast architecture (FA) that can perform J levels of decomposition for N * N image in approximately 2N2(1 - 4(-J))/3 internal clock cycles. Moreover, another efficient generic line-based 2-D architecture is proposed by exploiting the parallelism among four subband transforms in lifting-based 2-D DWT, which can perform J levels of decomposition for N * N image in approximately N2(1 - 4(-J))/3 internal clock cycles; hence, it is called high-speed architecture. The throughput rate of the latter is increased by two times when comparing with the former 2-D architecture, but only less additional hardware cost is added. Compared with the works reported in previous literature, the proposed architectures for 2-D DWT are efficient alternatives in tradeoff among hardware cost, throughput rate, output latency and control complexity, etc.     

二维离散5/3小波变换并行VLSI结构设计

提出了一种基于提升算法的二维离散5/3小波变换(DWT)高效并行VLSI结构设计方法。该方法使得行和列滤波器同时进行滤波,采用流水线设计方法处理,在保证同样的精度下,大大减少了运算量,提高了变换速度,节约了硬件资源。该方法已通过了VerilogHDL行为级仿真验证,可作为单独的IP核应用在JPEG2000图像编、解码芯片中。该结构可推广到9/7小波提升结构。     

JPEG2000小波变换器的VLSI结构设计

新一代静止图像压缩标准JPEG2000将离散小波变换(DWT)作为其核心变换技术,并推荐采用推举体制(lifting)快速算法来实现.空间组合推举体制算法(SCLA)大大降低了lifting的运算量.当选用9/7小波滤波器时,SCLA的乘法运算量只有lifting的7/12.本文提出了一种实现SCLA算法的VLSI结构,降低了基于lifting实现的运算量, 加快了变换的速度,减小了电路的规模.本文的二维正反小波变换器已经作为单独的IP核应用于我们目前正在开发的JPEG2000图像编解码芯片中.