基于FPGA的实时图像采集系统

基于FPGA的实时图像采集系统包括视频图像采集、SDRAM图像数据存储、FPGA图像数据发送,以及VGA终端显示。系统选择FPGA芯片、128 MBit SDRAM芯片、ADV7123视频编码芯片等硬件以及Quartus Ⅱ13.0软件开发工具。采用Modelsim10.0实现了系统仿真。     

高清3D图像采集与存储时序的控制技术

通过对人眼双目视差原理分析,设计一款3D拍摄与存储数字系统。系统选用FPGA为主控芯片,并采用硬件描述语言Verilog完成逻辑设计。利用脉冲检测算法完成视图采集,结合FIFO缓存技术实现左右图像数据同步输出;并充分利用有限状态机的顺序操作以及灵活的逻辑门控特点,有效地实现高清3D图像数据存储。系统调试结果表明,使用该方法可准确地控制3D图像采集与存储时序,达到文章目的。     

基于FPGA的门禁摄像采集与实时显示系统

设计一个基于FPGA的智能家居门禁视频显示平台。系统以FPGA开发板为核心,联合ov5640摄像头、SDRAM存储器和LCD液晶屏,构建实时显示的摄像采集系统;实现对ov5640摄像头、SDRAM存储器、LCD液晶屏的驱动设计;通过对初始视频流的捕捉,异步fifo控制,将视频流数据缓存于SDRAM芯片中,最后在LCD液晶屏上显示出彩色图像,达到实时监控的目的。经过现场使用证明,该系统稳定精确,高速便捷,具有较高的实用性和经济价值。     

基于FPGA的高速多通道实时同步采集传输系统的设计与实现

鉴于传统的多导联脑电图机双核控制采集系统中主控器ARM与SDRAM及FPGA的通讯流程繁琐重复,传输效率低,数据吞吐量小等缺陷,提出了一种基于FPGA的高速多通道实时同步采集系统方案,将缓存SDRAM交由FPGA控制并通过程序将其"内部FIFO化",通过SDRAM前后两对FIFO的乒乓操作实现SDRAM的异步时钟同时读写,保证FPGA与ARM接口处数据的不间断,并通过简洁严谨的并行接口协议实现FPGA和ARM的高效率通信,最终将FPGA和SDRAM从物理上等效成一块"可自动采集数据的SDRAM".测试表明,该方案避免了数据转移过程中的重复拷贝以及数据转移复杂的操作缺陷,提高数据吞吐量以及转移速率,满足了256导联脑电图的各项设计指标,采样频率可达20 kHz,甚至更高.     

高速视频系统中一种异步FIFO缓存设计

在数字电视系统中,为了满足系统对高速数据的采集的缓存需求,通过研究FIFO的工作原理,利用FPGA和SDRAM设计了一种高速大容量的异步FIFO.介绍了SDRAM的存储结构及操作方法,阐述了基于SDRAM控制器的异步FIFO的设计方法,结合实际,完成了在数字电视系统中基于FPGA和SDRAM的大容量异步FIFO的设计与实现,有效的解决了数字电视系统中对高速视频处理时的海量缓存问题.     

基于Camera Link的数据采集与处理系统设计

在色选领域中,针对高频相机要传输和处理的数据量大的特点,采用FPGA作为处理芯片,设计基于Camera Link标准的高频线阵CCD数据采集与处理系统。该系统运用FPGA芯片完成数据采集和时序控制,高性能DSP完成复杂的算法运算。阐述系统的整体设计思路、硬件结构和工作流程,包括Camera Link接口技术、高速缓存,FIFO接口技术以及图像输出控制等。该系统经过试验验证,能够稳定地实现图像数据的传输、存储与处理。     

基于Zynq的皮下指纹OCT数据采集系统设计

为了解决传统OCT采集系统体积大、功耗大和扩展性差等问题,提出一种基于Zynq的手指OCT数据采集系统。分析Zynq芯片优点后,选择在Zynq芯片内部的PL部分实现硬件时序的设计和预处理算法,在其PS部分实现网络通信传输,完成数据采集、数据预处理及数据搬运。首先采用AMBA内部总线搭建PS与PL通信桥梁,解决以往FPGA和ARM之间通信存在的接口复杂、协议复杂的问题。然后利用AXI-HP高性能总线将PL部分预处理后的图像数据通过PS-PL交互模块直接传送到DDR3 SDRAM中,解决FPGA内部存储器资源不足的问题。最后使用内存映射机制及TCP/IP协议完成网络通信传输,完成数据搬运。实验结果表明:基于Zynq的手指OCT数据采集系统能有效地将数据发送给计算机上位机进行显示。     

基于FPGA的SDRAM乒乓读写操作设计

针对视频图像采集系统中需要实时显示的数据存储效率问题,提出了一种基于FPGA的SDRAM乒乓读写操作设计。在研究SDRAM的基本原理和影响性能的主要参数的基础上,利用Verilog语言实现了SDRAM的初始化及自刷新。对SDRAM数据存储设计了一种乒乓读写操作控制方案,支持Bank切换存储,充分利用读写时差,提高了数据吞吐量。且对该控制方案中的多时钟域下的数据流交换设计了FIFO控制方案。用Modelsim仿真工具对Bank切换、SDRAM初始化、自刷新及乒乓读写进行了时序仿真。仿真波形表明该设计方案能很好的实现Bank切换及SDRAM的乒乓读写操作。     

基于FPGA与STM32的多通道数据采集系统

为了实现对水声信号的采集与存储,并针对声呐系统水下接收系统对多通道、高精度、低功耗、小体积的技术要求,设计了一种基于FPGA和STM32的工作通道数量和采样频率可变的多通道信号采集存储系统。该系统采用8块8通道24 bit高动态范围的Δ-Σ型ADC芯片ADS1278对多路模拟信号进行同步采集. FPGA作为采集时序及逻辑控制,读取并整理ADC芯片数据,写入内部一位大容量FIFO,并根据FIFO在实际应用中的特性增加相应的操作。SMT32单片机通过与FPGA的高速SPI接口,读取FIFO数据并检测数据检验位,最终将数据写入大容量SD卡中。经实验测试,该系统具有稳定可靠、配置方便、低功耗等特点,可以保证多通道数据的串行传输、存储准确无误。最多可同时对64路模拟信号进行实时采集存储,最高采样率20 kHz,系统总功率约为3 W,数据率最高可达100 Mb/s,完全满足水声采集系统的需求。     

星载存储器吞吐率瓶颈与高速并行缓存机制

为解决目前星载存储器无法有效支持多路高速数据并行存储的问题,针对载荷数据高速输入需求,对基于NAND Flash的固态存储器的吞吐率瓶颈进行分析,根据固态存储器的固有写操作特性对有效吞吐率的影响,提出了四级流水线操作和总线并行扩展方案;针对多通道数据并行存储、流水线加载连续性等需求,对使用现场可编程门阵列FPGA(Field-Programmable Gate Array)内部双端口随机存取存储器RAM(Random access memory)、外置静态随机存取存储器SRAM(Static Random Acess Memory)等已有缓存方案的不足进行分析,完成了基于同步动态随机存储器SDRAM(Synchronous Dynamic Random Access Memory)的方案可行性分析与新型存储单元架构设计,最终提出了基于SDRAM的高速多通道缓存与存储协同调度方案.模型仿真与原型功能验证结果表明,方案在极限工况下可将4路高速文件数据连续并行接收缓存至SDRAM中,并可根据各分区缓存状态将文件数据按优先级自主动态写入Flash中,期间缓存无溢出,并最终进入常规动态平衡调度状态,实现了对多路高速载荷数据的并行接收缓存和自主调度存储,且存储器的数据吞吐率可达1.2Gbps,能够满足未来星载存储器对多路高速载荷数据存储的需求.