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相似文献
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1.
S波段三次倍频器的CAD设计   总被引:1,自引:0,他引:1  
基于倍频器在微波通信电路及系统中的广泛应用性和特殊性,对一种用于某工程的关键部件-S波段三次倍频器进行了设计与优化。其中主要用ADS中微波电路板设计软件及矩量法设计微带交指滤波器,并利用ADS进行谐波平衡法优化倍频器电路,而且对理论设计和实验结果进行了分析,测试表明实验和设计结果很好的吻合,完全满足倍频器的技术指标要求。  相似文献   

2.
Ka波段二倍频器的研究与设计   总被引:1,自引:0,他引:1  
利用反向并联二极管对的二倍频原理,设计了Ka波段二倍频器。用高级设计系统ADS设计软件包的射频设计软件对二倍频器的电路进行了模型设计和仿真分析,并对设计出的二倍频器进行了整体优化,研制了Ka波段的二倍频器;在整个Ka波段内的变频损耗为11.2±1.8 dB,减少了设计的理想模型与实际参数的偏差。  相似文献   

3.
185GHz固态二倍频器研究   总被引:1,自引:0,他引:1  
在毫米波及亚毫米波范围,通常采用半导体器件倍频方法获得固态源。该文首先建立了电路拓扑结构,采用CAD技术进行偶次倍频器的电路模型设计和仿真分析,主要工作包括利用非线性分析方法对二极管的阻抗—频率特性进行分析;最佳偏置点的仿真;输出阻抗匹配及输入阻抗匹配仿真;最后,通过ADS和HFSS等软件的联合仿真,设计出185GHz平衡式无源二倍频器。对该倍频器进行了加工测试,结果表明,在180GHz~190GHz,倍频损耗最小为16.8dB,最大为22dB。  相似文献   

4.
本文介绍了仿真软件ADS在平行耦合带通滤波器设计中的使用。采用ADS对原始电路进行仿真,优化等实现带通滤波器的原始设计,做出了样品,并实验验证了软件设计的合理性和正确性。  相似文献   

5.
用ADS进行功率放大器仿真设计   总被引:2,自引:1,他引:1  
主要介绍了工作频率为2.4GHz的A类功放的设计方法和仿真过程,采用负载迁移法使用ADS仿真软件,获得射频功率放大器电路的输入输出最佳匹配阻抗,并对设计电路进行了稳定性分析、线性度分析、电源效率分析及对整个电路进行了优化。仿真设计出一个工作频率2.4GHz、增益9.5dB,1dB压缩点功率34dBm、2次谐波小于-50.8dBc的射频功率放大器。  相似文献   

6.
利用ADS完成了900MHz低噪声放大器的设计。该文重点分析了偏置电路的设计和稳定性的分析。另外对微带线的高频寄生效应等进行了分析,并针对这些因素利用ADS进行了电磁场仿真计算,最后给出了放大器的仿真结果和最终电路及测试结果。采用ATF35143器件设计,达到了预定的技术指标。  相似文献   

7.
利用Advanced Design System(ADS)完成了L波段低噪声放大器(LNA)的设计。分析了实际电路可能产生的非连续性、寄生参数效应等因素对电路各个性能指标的影响,并针对这些因素利用ADS进行了电磁仿真计算,最后给出了放大器的仿真结果和最终电路及测试结果。采用ATF-35143器件设计,达到了预定的技术指标,工作频率1.21GHz,增益G大于14dB,噪声系数NF小于0.5 dB,输入1dB压缩点大于5dbm。  相似文献   

8.
为了研究静电电磁脉冲对无线传感器的影响,参照IEC61000-4-2标准,使用辐照法及注入法进行了静电电磁脉冲效应实验。实验结果表明,无线传感器在静电电磁脉冲作用下,会出现死机、重启或通信错误等现象。在此实验基础上,设计了一套无线传感器防护电路,使用TVS二极管作为一级防护,π型高通滤波网络作为二级防护,并使用ADS仿真软件测试无线传感器防护电路的滤波能力及阻抗匹配。该防护电路不仅能够进行传统的ESD保护,避免传感器内部电路因受到过大场强产生的高电压而造成损坏,同时可以实现负载匹配,得到最大功率输出。  相似文献   

9.
设计了一款470~510 MHz波段的功率放大器电路,给出了功率放大器的设计方法和过程,使用负反馈技术提高电路的稳定性并改善了电路部分性能,采用集总元件及微带传输线混合方式实现了电路匹配。使用ADS对电路进行了仿真,对电路加工后进行测试,测试结果表明增益大于11.2 dB,二次谐波抑制能力优于-24 dB,P1dB输出功率大于11 dBm,测试结果与仿真结果接近。  相似文献   

10.
一种基于TSMC 0.18μm CMOS工艺的5.1GHz频率下的CMOS低噪声放大器。采用源极电感负反馈共源共栅电路结构,使放大器具有较高的增益和反相隔离度,保证较高的品质因数和信噪比。利用ADS对电路进行调试和优化,设计出低功耗、低噪声、高增益、高稳定性的低噪声放大器。通过ADS软件仿真得到较好的结果:在1.8V电压下,输入输出匹配良好,电路增益为16.12dB,噪声系数为1.87 dB,直流功耗为9.84mA*1.8V。  相似文献   

11.
介绍Ku波段微波高次倍频器,它采用微波集成和微波集成技术,应用单诚心和大器,使放大器和倍频器互相交替组合在一起构成高次微波倍频器,其优良的性能和高稳定性。  相似文献   

12.
时分割电功率测量技术发展概况   总被引:6,自引:0,他引:6  
叙述了时分割(TDM)电功率测量技术的历史、发展与现状,说明其特点及存在的问题,由此建议系统、完整地研究TDM功率电能测量方法的误差,并且进一步改进时分割电功率测量技术的原理与应用范围.  相似文献   

13.
介绍了用基4Booth编码器,4 2压缩器和改进的选择进位加法器,实现32×32乘法器的设计过程.用Verilog描述了整个乘法器的设计硬件语言.在Active HDL5 1上进行功能仿真以及时序后仿真,可知该设计在保证工作频率增加的情况下,版图面积会更小.  相似文献   

14.
基于锁相环的十二脉波整流触发电路   总被引:1,自引:0,他引:1  
针对中频感应电磁加热装置,结合传统整流触发电路中的移相脉冲电路和锁相倍频电路,以锁相环CD4046和计数器CD4017构成的锁相倍频电路为核心,设计了一种用于十二脉波整流设备中的触发电路。该设计把移相脉冲电路的输出作为锁相倍频电路的输入,经过锁相倍频后输出十二路相位相差30°的脉冲,并与移相脉冲保持同步。该电路与传统的整流触发电路相比,输出波形对称度好,而且具有结构简单,调试方便,可靠性高,抗干扰能力强等优点。  相似文献   

15.
在建立采用余了3码的自检并行乘法器结构后,完成乘法器检测分支的设计并全面讨论乘法运算分支的自检特性,给出全加器等各子电路的自检设计要求。  相似文献   

16.
流水线技术在FPGA设计中的实现   总被引:3,自引:0,他引:3  
在数字系统设计中,提高系统的运行速度是设计的一个难点.本文根据流水线设计的基本思想,介绍了利用VHDL语言描述流水线模块的方法,并以4位整数乘法器的设计为例阐述流水线技术设计的过程.通过流水线设计的不同乘法器在MAXPLUSⅡ中编译、综合下载到FPGA中后,对其特性进行统计分析,证明了流水线技术在提高运算速度方面的明显作用.  相似文献   

17.
ASIC Design of Floating-Point FFT Processor   总被引:2,自引:0,他引:2  
An application specific integrated circuit (ASIC) design of a 1024 points floating-point fast Fourier transform(FFT) processor is presented. It can satisfy the requirement of high accuracy FFT result in related fields. Several novel design techniques for floating-point adder and multiplier are introduced in detail to enhance the speed of the system. At the same time, the power consumption is decreased. The hardware area is effectively reduced as an improved butterfly processor is developed. There is a substantial increase in the performance of the design since a pipelined architecture is adopted, and very large scale integrated (VLSI) is easy to realize due to the regularity. A result of validation using field programmable gate array (FPGA) is shown at the end. When the system clock is set to 50 MHz, 204.8 μs is needed to complete the operation of FFT computation.  相似文献   

18.
DesignofTransmitterCombinerfor800MHzTruckingMobileCommunicationMAHanyan;WUQun(马汉炎)(吴群)(Dept.ofRadioEngineering.HarbinInstitut...  相似文献   

19.
With the progress of design and fabrication in the semiconductor area, the chip scale and complexity are raised rapidly, and low-power design becomes a very important topic. This paper presents a low-power optimization methodology for the width of the fixed-point decimal multiplier, describes its principle and implementation, and verifies its optimization result by the FPGA test. On the methodological level, its optimization object is the width of the adders, which are inside the synthesized multiplier. On the circuit level, it resolves the problem of introducing the logic in the optimized system, which exists in the present low power design. The methodology has good performance in optimizing the system including large-scale multipliers, such as DSP, digital filter, etc.  相似文献   

20.
叙述了用Lagrange乘数法求极值的直观几何解释,探讨了求非线性方程组的近似解  相似文献   

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