基于DDS的小数分频器的设计

基于直接数字频率合成器DDS芯片AD9850的小数分频器设计,分频系数N是可以在限定范围内自行设置的任一小数,提出了三种不同计算输入时钟频率值的方法,并给出AD9850并行连接的源代码及实现小数分频器的基本结构框图,并对三个主要模块CPLD/FPGA、DDS（AD9850）和单片机（80C51）之间的连接加以详细的说明。     

基于FPGA的数字分频器设计与实现

分频器是很多测试、测量电路中使用的重要器件之一。本文在综合各种分频器设计的原理和特点的基础上,设计了一种基于FPGA的任意分频器。设计中不但使用了EDA实验箱的FPGA芯片,还使用了4＊4键盘、数码管和LED资源。该分频器可根据输入的数值,实现整数（包括奇数和偶数）、小数和分数的分频,软件仿真和实验箱验证结果以及示波器显示结果验证了该设计的有效性。     

用Verilog HDL实现基于FPGA的通用分频器的设计

在数字逻辑电路设计中,常常遇到一些对时钟分频的需求。本文实现了一种基于FPGA的软件化的分频方法,通过对不同的Verilog HDL语言程序语句进行比较分析和仿真综合。     

UHF单环跳频频率合成技术的研究

本文介绍一种用单片机控制的UHF频段单环跳频频率合成器。采用小数分频技术、单片机控制、VCO快速预置等措施,提高了频率转换速度。详述了有关部件的设计方法及其用单片机控制的方法。     

小数N频率合成器中模拟相位内插模型设计

介绍了小数N频率合成器中模拟相位内插技术,分析了小数分频产生的尾数调制、剩余相差和相位误差补偿模型．给出了补偿技术应用于小数N频率合成器中的方法、实际应用中的关键点以及模拟相位内插实验结果．     

一种数字分频器的设计及性能分析

提出了一种具有小数分频比的数字分频器的设计原理 ,具体给出了这种分频器的电路结构 ,并对这种数字分频器的抖动性能进行分析和计算     

小数分频器CX72300及其应用

介绍了2.1GHz双模N小数分频芯片CX72300的特点、内部结构,并以CX72300为例主要介绍了该芯片在低相噪、捷变频、小步进频率合成器设计中的应用。     

基于HMC983+HMC984套片的频率综合器的设计与实现

高性能的频率综合器会直接影响到雷达、通信、遥测遥控、电子对抗等电子系统的性能,其主要技术指标包括低相噪、低杂散、小步进、宽频带等.本文基于某工程的实际需求,根据锁相合成技术,采用HMC983+HMC984套片研制了一款S频段步进为100 Hz的频率综合器,针对设计中小数分频杂散较高的特点,提出了一种可变参考频率的方案,通过避开鉴相频率的整数点有效降低了小数分频中的杂散,同时,鉴相频率的提高使得N值降低,相位噪声恶化减小.测试结果表明,随着鉴相频率的提高,值降低,相位噪声恶化减小,样机杂散指标最差点为72 d Bc.     

基于小数分频数字锁相环LMX2471的扫频仪设计

介绍了美国国家半导体公司的低功率、高性能的参∑小数分频数字锁相环电路LMX2471的基本原理,叙述了利用LMX2471及YTO和单片机构成的扫频仪,分析了其设计方案及性能,最终进行了实现．     

用CPLD实现简易音乐发生器

论述了如何利用数字电路设计技巧有效提高可编程器件CPLD中触发器资源利用率的方法 .研究时采用了精确小数分频器 ,将高分频倍数N ,用 2个低分频倍数K和m(K +m相似文献   

图形处理器中浮点除法器的设计与实现

为了弥补图形处理器中浮点除法器占用资源大且适用范围小的不足,给出一种高速低功耗的浮点除法器设计方案。采用SRT算法,修改高阶除法器的复杂结构,结合On-the-fly转换法、SD表示法和常数比较法,降低时间延迟,以VerilogHDL语言对单精度除法器进行实现。在基于FPGA构建的验证平台对除法器进行测试,测试结果表明该浮点除法器的性能满足了项目的要求,精度可达百万分之一。     

基于FPGA的中频数字接收器设计

文章在介绍了中频数字接收理论,即低通采样理论、带通采样理论的基础上,给出了中频带通采样结构。设计了一种基于FPGA的中频数字接收器,该中频数字接收器具有1GHz的采样速率,8bit的分辨率。软件功能全部在FPGA内部实现,包括了串并转换、数字混频、FIR滤波等功能模块。由于该设计采用了FPGA作为信号处理器,其设计灵活及可编程等特点使得该设计具有较强的通用性,适用于工程应用。     

基于FPGA／CPLD的小型片上系统的设计

通过例举基于FPGA的数字频率计的设计,阐述了如何利用FPGA／CPLD实现片上系统。     

基于FPGA的新边缘指导插值算法硬件实现

针对图像超分辨率算法中新边缘指导插值算法（NEDI）计算复杂度较高、软件计算时间较长的问题,提出基于Cholesky分解的可扩展NEDI算法硬件设计方案.采用Cholesky分解方法简化NEDI算法中复杂的矩阵求逆运算,采用Goldschmidt算法设计低延时定点数除法器加速矩阵求逆运算,使用多周期计算方法隐藏数据相关性带来的数据等待时间并减少硬件资源使用.为了减少硬件资源的消耗,根据NEDI算法在不同大小窗口下核心计算部分的不变性,使用固定资源设计可扩展算法核心电路,采用可变资源设计扩展电路,在FPGA上实现该电路设计.实验结果表明,可扩展NEDI算法硬件的关键路径延时为7.007 ns,工作频率大于100 MHz.与使用PC端软件计算的结果相比,可扩展NEDI算法硬件电路计算结果的误差为0.1%,计算速度是使用PC端软件计算的51倍.     

流水线技术在FPGA设计中的实现

在数字系统设计中，提高系统的运行速度是设计的一个难点．本文根据流水线设计的基本思想，介绍了利用VHDL语言描述流水线模块的方法，并以4位整数乘法器的设计为例阐述流水线技术设计的过程．通过流水线设计的不同乘法器在MAXPLUSⅡ中编译、综合下载到FPGA中后，对其特性进行统计分析，证明了流水线技术在提高运算速度方面的明显作用．     

基于DDS技术的双通道波形发生器

利用FPGA芯片及DA转换器,采用直接数字频率合成技术(DDS),设计实现了一个频率、相位可控的函数波形发生器,同时阐述了直接数字频率合成技术的工作原理、电路结构、及设计的思路和实现方法,经过设计和电路测试,该函数波形发生器可以实现双路相同、波形不同,相位输出及双路不同波形输出,证明了基于FPGA的DDs设计的可靠性和可行性.     

OFDM系统中频域同步技术及FPGA实现

针对OFDM系统频域中的整数倍频率偏移、小数倍频率偏移、采样钟频率偏移和定时偏移等问题,本文提出了相应的解决方案,并采用FPGA对各方法进行硬件电路实现.这些硬件实现方法巧妙,估计精确,能节省大量硬件资源.通过实际的电路时序波形仿真验证,证明了这些方法的实用性.