基于DBL结构的嵌入式64kb SRAM的低功耗设计

针对嵌入式系统的低功耗要求,采用位线分割结构和存储阵列分块译码结构,完成了64kb低功耗SRAM模块的设计．与一般布局的存储器相比,采用这两种技术使存储器的功耗降低了43%,而面积仅增加了18%．     

基于TCL语言和边界扫描技术的存储器测试脚本设计

为了提高存储器的边界扫描测试软件的通用性,提出一种基于TCL语言及边界扫描技术的存储器测试脚本设计方案。结合存储器测试理论及边界扫描逻辑簇测试技术,研究基于TCL脚本语言的存储器测试脚本设计方法,用以在进行存储器簇测试时描述存储器自身的读写特性及与其外部边界扫描测试单元的连接关系等,并给出HY6264SRAM静态存储器功能测试的例子。通过测试验证,使用TCL脚本语言与高级语言联合编程能够提高边界扫描测试软件的工作效率。     

广播式共享存储器──一种新的多计算机系统通讯结构

提出一种用于多机系统节．点机间通讯的新结构──广播式共享存储器．每个节点机都有一个双口ＳＲＡＭ，Ａ口供本节点机“只读”，Ｂ口均连到公共“广播写”总线，供争到总线使用权的节点机广播写数，实现数据通讯．这种多机系统既具有共享存储器便于并行编程的优点，又能显著降低访问共享存储器发生冲突的概率，具有很好的性能价格比。本文所提出的通讯方案已用于由８个ｉ８６０微处理器组成的多机系统中（峰值速度达６４０ＭＦＬＯＰＳ）实验的结果表明，这种方案可使节点机间的通讯速率得到大幅度提高。     

Multiple bit upsets mitigation in memory by using improved hamming codes and parity codes

This paper combines improved Hamming codes and parity codes to assure the reliability of memory in presence of multiple bit upsets with low cost overhead.The redundancy bits of improved Hamming codes will be appended at the end of data bits,which eliminates the overhead of interspersing the redundancy bits at the encoder and decoder.The reliability of memory is further enhanced by the layout architecture of redundancy bits and data bits.The proposed scheme has been implemented in Verilog and synthesized using the Synopsys tools.The results reveal that the proposed method has about 19% less area penalties and 13% less power consumption comparing with the current two-dimensional error codes,and its latency of encoder and decoder is 63% less than that of Hamming codes.     

Design of small-area multi-bit antifuse-type 1 kbit OTP memory

A multi-bit antifuse-type one-time programmable (OTP) memory is designed, which has a smaller area and a shorter programming time compared with the conventional single-bit antifuse-type OTP memory. While the conventional antifuse-type OTP memory can store a bit per cell, a proposed OTP memory can store two consecutive bits per cell through a data compression technique. The 1 kbit OTP memory designed with Magnachip 0.18 μm CMOS (complementary metal-oxide semiconductor) process is 34% smaller than the conventional single-bit antifuse-type OTP memory since the sizes of cell array and row decoder are reduced. And the programming time of the proposed OTP memory is nearly 50% smaller than that of the conventional counterpart since two consecutive bytes can be compressed and programmed into eight OTP cells at once. The layout area is 214 μm × 327 μm, and the read current is simulated to be 30.4 μA. Foundation item: Project supported by the 2nd Stage of Brain Korea; Project supported by the Korea Research Foundation     

基于FPGA的多端口存储控制器设计

由于FPGA内部存储资源有限,通常需要使用外部扩展存储器,针对目前广泛应用的DDR2 SDRAM存储器,采用模块化方法设计了多端口存储控制器,详细介绍了控制器、仲裁器、译码器等关键模块的设计,并在开发板上进行了实现和测试,实验结果表明其有效带宽可达2.6 GB/s。     

基于内存页面动态合并的旁路转换缓冲器设计

针对内存管理中虚拟页面和物理页面连续分配的特性,提出可对相邻页面进行动态合并的旁路转换缓冲器（TLB）设计方法.该方法的核心思想是在处理器运行过程中,通过对相邻页面的递归合并,动态扩展单个TLB表项的地址映射范围,提高TLB表项的利用率并降低TLB缺失率.在两级TLB架构中,提出基于快速uTLB（fuTLB）和影子uTLB（suTLB）动态切换的新型uTLB结构,作为两级TLB架构的一级缓存,为页面动态合并提供现场和载体,页面合并过程对软件透明.基于Mibench测试基准的实验结果表明,与filter-TLB架构相比,该页面动态合并方法可以平均降低TLB缺失率达27%.     

基于DVB-S2标准低密度奇偶校验码译码器设计

为解决DVB—s2标准下码长较长,译码器资源消耗较高,但速率要求较高的问题,研究了DVB-S2标准LDPC（LowDensityParityCheckCode）码译码器的硬件结构。利用校验矩阵周期特性,以16200bit码长和0．6码率为例,设计了基于共享内存和后验概率累加储存的译码器结构。实验表明,该设计的LDPC码译码器共消耗24004个逻辑单元,6437个寄存器和448594bit的RAM,吞吐率达到289Mbit／s,不仅吞吐量大,而且寄存器和内存资源的消耗也小。     

Small Area ROM Design for Embedded Applications

The compact full custom layout design of a 16 kbit mask-programmable complementary metal oxide semiconductor (CMOS) read only memory (ROM) with low power dissipation is introduced. By optimizing storage cell size and peripheral circuit structure, the ROM     

Characterization of single-event multiple cell upsets in a custom SRAM in a 65 nm triple-well CMOS technology

In this paper, the characterization of single event multiple cell upsets(MCUs) in a custom SRAM is performed in a 65 nm triple-well CMOS technology, and O(linear energy transfer(LET) = 3.1 Me V cm2/mg), Ti(LET = 22.2 Me V cm2/mg) and Ge(LET = 37.4 Me V cm2/mg) particles are employed. The experimental results show that the percentage of MCU events in total upset events is 71.11%, 83.47% and 85.53% at O, Ti and Ge exposures. Moreover, due to the vertical well isolation layout, 100%(O), 100%(Ti) and 98.11%(Ge) MCU cluster just present at one or two adjacent columns, but there are still 4 cell upsets in one MCU cluster appearing on the same word wire. The characterization indicates that MCUs have become the main source of soft errors in SRAM, and even though combining the storage array interleaving distance(ID) scheme with the error detection and correction(EDAC) technique, the MCUs cannot be completely eliminated, new radiation hardened by design techniques still need to be further studied.     

可编程单片机接口芯片PSD311在51单片机扩展中的应用

介绍了采用 PSD311可编程通用外围接口芯片代替以往加在 MCS- 5 1系列单片机外部的程序存储器、数据存储器、地址锁存器、PL D、I/ O扩展等电路 ,减小模板空间、降低了功耗和成本 ,简化了电路设计。     

一种嵌入式MPU指令译码器设计

针对与Intel系列微处理器兼容的嵌入式微处理器单元（MPU），讨论其译码器的设计问题。通过分析比较两种可行的读入方案，择优选用了在状态机控制下的指令读入机制，并设计了具有8个状态的状态机来控制指令读入，实现了复杂指令简单化的目的。采用表格技术将译码器与微程序的设计分离。译码器位于MPU指令流水线的中部，其输出队列的长度影响MPU的性能，中近似采用M／M／1／K排队系统的分析方法，确定了输出队列长度。译码器MPU的其它部分联调完成后，使用具有实际意义的应用程序进行测试的结果表明，该译码器的设计是合理有效的。     

基于时延搜索的SRAM建立时间快速提取方法

片上系统包含的嵌入式存储器数量在迅速增加,这需要高速的提取静态随机存储器(SRAM)时序的方法.传统的SRAM建立时间提取方法(search based for setup time, sbSetup)耗时过大,严重影响了定制电路SRAM的设计周期.针对该问题提出一种基于时延搜索的SRAM建立时间快速提取方法(search delay based for setup time, sdbSetup),该方法通过仿真影响建立时间的局部电路,并利用基于路径延时方法(delay based for setup time, dbSetup)来确定比较精确的时间窗,再运用二分迭代法来提取建立时间.该方法从减少仿真电路的规模和确定精确的时间窗两个方面来优化提取时间.仿真实验表明：与sbSetup方法相比,sdbSetup方法不仅能提供准确的建立时间,而且提取速度平均提高了60倍.     

内存数据库技术综述

近年来,电信和金融领域的主要应用已经变成数据密集型应用,数据库系统在其中扮演了关键的角色。但传统的基于磁盘的关系数据库系统却不能满足上述应用高性能、实时/近实时数据访问的要求,内存数据库系统则可以很好地满足各种应用系统的实时数据管理需求。本文综述了内存数据库的主要设计策略,重点讨论了MMDB在设计关系和索引、并发控制、恢复机制等面临的问题和解决方案。     

基于反射内存的实时网络系统设计

针对实时网络系统设计,提出了基于反射内存的实时网设计方法,介绍了利用反射内存实现实时通讯的原理和基于VMI-5565反射内存卡的实时网络的组建方式．分析了2种反射内存地址分配方式、通讯过程并给出了实时通讯协议,同时简要说明了在Windows系统下实现实时通讯的方法,最后对该实时网络的性能进行了定性分析并给出了实际的测试结果．     

OCDMA系统中光纤光栅编/解码器设计与实现

设计适用于FBG实现的码字和光栅阵列结构,给出设计光栅阵列的原理及方法,提出一种FBG编/解码器在OCDMA系统中的实验框图.通过采用梯形光纤延迟线结构和加压电陶瓷的方法,分别实现对用户速率和地址码的可调.     

提高SRAM PUFs密钥生成可靠性的方法

在基于PUFs的密钥生成与存储系统中,密钥生成的可靠性由PUFs响应的错误率决定.通过对不同长度下的SRAM PUFs响应进行最大错误率统计和最小熵统计发现,SRAM PUFs内部错误分布不均,导致难以选择合适的纠错码;提出使用地址块选择算法来选取错误率低的地址块,降低SRAM PUFs响应错误率,使用参数化的辅助数据算法（HDA）提高纠错能力.实验结果表明,当SRAM PUFs最大错误率为15%时,通过改变参数寄存器的长度,纠错模块可以降低11%的错误率,有效提高密钥生成的可靠性.     

一种面向边缘计算的混合内存系统

针对物联网智能终端的低功耗需求,提出了一种基于内存控制器扩展的低功耗混合内存系统.使用动态随机存储器和相变存储器构成混合内存结构,通过在内存控制器中添加迁移控制模块对混合内存进行管理.设计了一种改进的双队列算法,筛选出相变存储器中写请求较多的内存页面,并通过地址映射模块和迁移控制模块将写请求较多的页面从相变存储器迁移到动态随机存储器中,规避相变存储器写操作的缺陷,从而实现对低功耗混合内存系统的性能优化.仿真结果表明,与动态随机存储器构成的内存系统相比,混合内存系统的功耗延时积平均降低了43.9%,在面向边缘计算的应用场景中具有一定的可行性.     

一种反射内存网航电软件测试环境实时通讯协议

为解决航电软件仿真测试环境中的通用异步和周期实时通讯问题,设计了一种反射内存网实时通讯协议(MSTP).基于反射内存网SCRAMNet设计协议,介绍了协议内存布局,描述并实现周期和异步数据的发送和接收过程,对协议进行测试以表明设计可行性.最后,给出了较为完善的系统开销计算模型.     

基于VxWorks操作系统的空间机器人内存管理策略研究

为了满足空间机器人控制系统的对软件系统的实时性、可靠性的要求,本文提出了一种基于vxWorks嵌入式软件的内存扩展管理设计.详细论述了VxWorks内存管理的优势和缺点,在此基础上,提出了将内存管理动态申请空间静态化的整体方案设计,将内存分配、消息体制进行有机的结合,从而避免系统长时间运行的内存碎片问题,保障了操作系统的可靠性.实践证明了设计的可靠性、有效性和可行性.