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共有20条相似文献,以下是第1-20项 搜索用时 265 毫秒

1.  5Gb/s高速光突发模式CDR电路设计  
   胡军  邱琪《光通信技术》,2004年第28卷第12期
   提出了一种结构简单、高速率的光突发模式时钟、数据恢复(CDR)电路。由系统仿真结果表明对速率为5Gb/s的NRZ突发数据可在10ps之内建立比特同步。    

2.  一种快速同步的时钟数据恢复电路的设计实现  被引次数:5
   尹晶  曾烈光《光通信技术》,2007年第31卷第1期
   时钟数据恢复(CDR)电路是通信传输设备中的重要部分,对于突发式的接收,基于锁相环的传统的CDR往往不能满足其快速同步的要求.对此,文章采用过采样方式基于FPGA设计实现了一种全数字化的155.52Mb/s下的CDR电路.理论分析、仿真和实验测试结果表明,该CDR电路可以有效地对相位变化实现快速同步,有很大的捕捉范围,且系统较锁相环便于集成.    

3.  精密参考时钟在时钟与数据恢复电路中的应用  
   魏智《国外电子元器件》,2003年第6期
   时钟数据恢复 (CDR)电路被广泛应用于电信、光收发器、数据存储局域网以及无线产品中 ,随着带宽要求的越来越高以及分配和占用频谱的增加 ,CDR技术的优势日益突出。此外 ,供应商和他们的产品也将系统或板级接口从并行方式转换到了串行方式。近几年 ,CDR技术应用的增长已超出了处理较宽的并行总线跨背板连接时在接收端对时钟和数据偏移的需求 ,由于处理这些信号要占用较大的板尺寸、并消耗较大的功率 ,它们之间的路由非常困难 ,需要采用多层路由结构处理信号和总线端接问题 ,另外 ,还要解决高比特流数据总线所产生的EMI问题。随着通信新…    

4.  GPON物理层分析与研究  
   冯根锋  张江鑫《有线电视技术》,2006年第13卷第9期
   吉比特无源光网络(GPON)是解决“最后一公里”瓶颈的最理想的PON技术。本文依据2003年3月通过的G.984草案,阐述了GPON体系结构及其物理层。在比较了APON以及EPON的物理层后。本文在GPON物理层的上行突发通信、时钟恢复和波分复用等关键技术上进行了分析与研究。在上行突发通信和时钟恢复技术上给出了所采用的芯片。并对芯片做了简单的介绍。    

5.  低功耗高速时钟数据恢复电路  
   孟时光  杨宗仁《高技术通讯》,2016年第6期
   为了降低高速串行接口的时钟数据恢复(CDR)电路的功耗,在研究、分析现有时钟数据恢复结构的基础上,提出了一种新的时钟数据鉴相算法及其电路实现方法.新的电路设计仅使用一个高速采样时钟,比传统的鉴相电路减少一半的采样率,从而减少了前端采样模块的功耗.该鉴相算法采用统计方法减小鉴相时钟的噪声,进而达到很低的误码率.该鉴相算法可使用数字综合的方法实现,工作在较低的频率下,这样便于迁移到不同的工艺中.整个电路使用40nm工艺实现,实际芯片测试数据表明,使用该电路的接收端可以稳定工作在13Gb/s的速率下,功耗达到0.83pJ/bit,误码率低于10E-12.    

6.  1.25Gb/s交流耦合突发模式接收机的设计与性能  
   刘冬  杨玲君  苏翼凯  何浩  徐新余  胡卫生  董毅《半导体光电》,2007年第28卷第2期
   随着宽带业务的发展及宽带技术的提高,EPON在接入网中的地位将更加重要.突发模式接收机是EPON的关键技术之一.设计并研制了一种交流耦合突发接收机,对其性能进行了测试,发现该接收机满足IEEE802.3ah规定的EPON标准,并且能够在第1比特恢复数据.    

7.  基于FPGA的SoftSerdes设计与实现  
   张兵兵  杨银堂《电子元器件应用》,2007年第9卷第8期
   串行I/O技术所需的时钟数据恢复(CDR)技术和CDR技术所需的模拟锁相环(PLL)通常会降低电路性能.为此,文中给出了一种基于FPGA的新型全数字串/并转换设计方案.    

8.  10Gb/s突发模式时钟数据恢复电路设计  
   顾皋蔚  朱恩  林叶  刘文松《半导体学报》,2012年第33卷第7期
   突发模式的时钟数据恢复是10G EPON系统的关键技术之一。本文介绍了一种基于XNOR/XOR门的振荡器,分析了其工作原理与性能,以此为基础设计了半速率突发时钟恢复电路。设计采用SMIC 0.13?m CMOS工艺进行了流片验证,芯片面积为675?m ? 625?m。测试结果表明,该电路可以即时的实现10Gbit/s的突发数据恢复,恢复出的时钟数据符合IEEE 802.3av标准,锁定时间小于5bit。    

9.  OBS边缘节点突发收发卡的设计与实现  
   陆敏贵  吴龟灵  李新碗  陈建平《光通信技术》,2007年第31卷第12期
   研究光突发交换(OBS:Optical Burst Switching)网络中边缘节点收发卡的设计与实现,在FPGA内部设计实现了基于空间过采样技术的百兆光突发数据的恢复与接收,同时通过控制激光器驱动电路实现了光路数据的突发发送.实验结果表明,该方案可以实现突发数据的正确发送和接收,并可以避开相位锁定、时钟恢复所需的等待时间.从而减少突发包头的同步码开销,提高了带宽利用率.    

10.  一种全数字时钟数据恢复电路的设计与实现  被引次数:7
   江黎  钟洪声《通信技术》,2008年第41卷第11期
   时钟数据恢复(CDR)电路是数据传输系统的重要组成部分.对于突发的数据传输,传统的锁相环法很难达到其快速同步的要求.对此,文中提出一种改进型超前滞后锁相环法的全数字时钟恢复算法,与同类电路比较,具有数据码率捕获范围宽、辅获时间短的优点.文中还介绍了用FPGA来完成该电路设计.理论分析、仿真和实际测试表明,对非归零码,该电路的码率捕获范围5-20 MHz,20 MHz码率时相位抖动容限为2 ns.    

11.  EPON物理层关键技术及其实现  被引次数:2
   叶凯  叶家骏  林如俭《光通信技术》,2004年第28卷第2期
   简要介绍了EPON物理层,对其中的突发光功率控制、突发接收判决门限恢复、突发时钟同步等关键技术进行了讨论,并给出了实用的解决方案。    

12.  一种高速串行数据接收芯片的设计  被引次数:4
   唱娟  王松林  来新泉《微电子学与计算机》,2006年第23卷第1期
   文章设计了一种用于光纤通信的高速串行数据接收芯片。本芯片采用0.6μm BiCMOS工艺实现.最高工作频率为400M~,主要由时钟数据恢复、串并转换、10B/B解码等电路构成。在设计中,采用了双PI工环路、全差分拓扑结构、负阻放大电路与运放级联等结构,有效地减小了功耗及噪声,且用Cadence软件进行了仿真验证。    

13.  用于光纤系统的数字突发方式时钟恢复技术  
   Elde.  CA 陈志明《现代有线传输》,1996年第1期
   在这篇文章中我们提出了一种用于突发方式系统的时钟恢复技术,它完成时钟相位恢复,突发同步和定时告警产生的功能。    

14.  基于加权表决的POF信号时钟数据恢复方法  
   李嘉洁  陈非凡《光通信技术》,2012年第36卷第2期
   针对POF数据传输特点,提出了一种基于加权表决的全数字时钟数据恢复(CDR)方法.引入数据窗口,消除了传统数字CDR电路中存在的恢复时钟1/N UI峰峰抖动,运用加权表决恢复数据,增强了电路抗干扰能力.该方法基于FPGA通过单PLL实现了100Mb/s的POF数据传输.仿真和实验测试结果表明,该方法可快速同步相位变化,电路输入抖动容限可达0.28UI.    

15.  1.25~3.125 Gb/s连续数据速率CDR设计  
   矫逸书  周玉梅  蒋见花  吴斌《半导体技术》,2010年第35卷第11期
   设计了一款工作速率为1.25~3.125 Gb/s的连续可调时钟数据恢复(CDR)电路,可以满足多种通信标准的设计需求.CDR采用相位插值型双环路结构,使系统可以根据应用需求对抖动抑制和相位跟踪能力独立进行优化.针对低功耗和低噪声的需求,提出一种新型半速率采样判决电路,利用电流共享和节点电容充放电技术,数据速率为3.125 Gb/s时,仅需要消耗50 μA电流.芯片采用0.13 μm工艺流片验证,面积0.42 m㎡,功耗98 mw,测试结果表明,时钟数据恢复电路接收PRBS7序列时,误码率小于10-12.    

16.  GPON突发模式误码测试系统的设计与实现  
   陈志强  袁涛  谭祖炜  陈序光《光通信研究》,2011年第4期
   文章阐述了光模块突发接收误码测试的基本原理.根据吉比特无源光网络(GPON)系统上行数据的特点,提出了一种新的突发数据提取方法及其关键技术,并设计了实现突发测试的逻辑框图、逻辑时序图及电路.采用该测试系统对GPON光线路终端(OLT)光模块进行了测试,结果表明该系统操作简单,可靠性高,能够满足GPON OLT光模块性能测试的需要.    

17.  PCI Express中2.5Gbps高速SerDes的设计与实现  被引次数:1
   王堃  许文强  马卓《计算机工程与科学》,2009年第31卷第11期
   PCI Express是当前广泛应用的高速串行传输标准,其V1.0版本提供2.5Gbps的高速传输带宽。对于高速串行传输而言,精确的发送定时与接收同步是其关键技术。本文在详细分析PCI Express物理层技术的基础上,特别针对串行接收端的数据时钟恢复CDR技术展开研究,采用基于锁相环结构的数据时钟恢复技术设计了一款2.5Gbps速率的高速物理层电路,并基于0.13μm CMOS工艺设计了版图实现。基于HSPICE的模拟结果表明,此设计完全满足了PCI Express的要求,其抖动的均方根值为1.51ps,峰峰值为8.14ps。    

18.  应用于高速串行收发器的CDR电路的设计  
   宋何娟  庞遵林  孙立宏《中国集成电路》,2011年第20卷第6期
   时钟数据恢复(CDR)电路是高速数据传输系统的重要组成部分.文章介绍了一种半数字二阶时钟数据恢复电路的基本结构、工作原理和设计方法,并进行了仿真和验证,结果表明,电路能够满足系统设计要求.    

19.  一种全CMOS工艺吉比特以太网串并-并串转换电路  被引次数:3
   朱正  邱祖江  任俊彦  杨莲兴《通信学报》,2002年第23卷第1期
   本文介绍了一种单片集成的吉比特以太网串并-并串转换电路。在芯片中,模拟锁相环产生1.25GHz高速时钟(当芯片用于光纤网络,时钟速率就为1.06GHz),同时一个10到1多路选择器完成并行数据到串行的转换。在接收端,差分输入信号依次经过均衡电路、双端-单端转换电路转换成数字信号。同时,数据和时钟提取电路提取出时钟,并将数据重新同步。最后,串并转换电路完成串行-并行转换和字节同步。实验芯片采用0.35μmSPTM CMOS工艺,芯片面积为1.92mm^2,在最高输入输出数据波特率条件下的功耗为900mW。    

20.  高速光突发模式接收机设计  
   胡斌  张彬《现代传输》,2007年第25卷第1期
   介绍了一种高速光突发模式接收机。整形电路采用直流耦合跨阻抗前馈式结构。突发同步恢复电路采用一种新颖的固定相位调节振荡器。仿真表明:在传输速率为1.25Gb/s,误码率BER≤10^-9时,接收灵敏度为-25dBm(平均光功率)。最大可接收光功率-1dBm,动态范围可高达24dB,两分组信号保护时间为20ns。对速率为5Gb/s的NRZ突发数据可在10ps之内建立比特同步。    

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