一种高性能的全数字锁相环设计方案

针对实现参考频率和输出的频率近似相等或者近似成整数倍关系时遇到的锁相环设计方案复杂以及高性能的模拟锁相环不适宜于集成化问题,设计了主要由模数转换器、全数字式鉴相器、数字式低通滤波器和数控振荡器等构成的全数字式锁相环。主要利用模数转换器在动态量采集时具有的边沿效应从其采集的大量数据中选择出精度更高的数据用于后级的全数字式鉴相,实现了一种全数字式锁相环。实验结果表明了该方案的正确性及其具有锁定精度高和环路的本底噪声低等特性。     

全数字CDR抖动分析及改进研究

针对全数字时钟数据恢复(clock data recovery, CDR)电路的抖动,提出了一种基于离散时间多速率模型的全数字CDR抖动减小方法。研究了基于离散时间多速率模型的全数字CDR的输出相位功率谱密度函数,讨论了时域的抖动和频域输出相位功率谱密度函数存在的关系,采用四级差分振荡器设计数字控制振荡器,使用辅助频率锁定环锁定采样频率。仿真结果表明,在线性时变系统条件下,所提方法的抖动值为3.63 ps,小于Inverse Alexander相位检测器方法和LC正交数字控制振荡器方法,能够减小全数字CDR的抖动。     

基于FPGA的全数字时钟生成方法

由数控振荡器(NCO)生成的时钟存在严重的周期性边沿抖动,并且频域上存在较多的杂散信号.为此,在NCO的基础上引入抖动算法和锁相环技术,设计一种改进的全数字时钟生成方法.采用抖动算法产生随机数,并将随机数添加到NCO的数字相位输出端,使得时钟边沿随机提前,从而降低相位抖动的周期性,使杂散的功率均匀化分布到整个频域;利用锁相环技术滤除由于杂散的均匀化而增加的基底噪声.在Matlab中搭建仿真模型,生成几种不同频率的目标时钟,统计结果显示:采用该方法后时钟的相位抖动标准差显著降低.将本设计应用于Spartan-6FPGA,实验结果表明:抖动算法可使杂散白化,锁相环技术可以降低基底噪声,滤除带外杂散.在与现有方法频率稳定度相近的情况下,所提方法输出的时钟信号频率精度大为提高,频率精度和稳定度分别达到7.5×10~(-9)和2.5×10~(-9),并且所得到的时钟信号具有频率适应性.     

一种无毛刺DLL型90°移相器设计

延时锁相环(delay look loop,DLL)型90°移相器广泛应用于双倍数据率同步动态存储器(double data rate synchronous dynamic random access memory,DDR SDRAM)中对时钟信号进行90°相移,实现数据双沿采样,以提高数据传输速率.数控延时线是DLL型90°移相器的重要组成部分.为解决传统数控延时线在延时调节过程中产生毛刺的问题,分析了传统数控延时线产生毛刺的原因,并提出一种结合锁存器和时钟门控单元的无毛刺数控延时线.引入锁存器和时钟门控使该无毛刺数控延时线的数字控制信号有序进行状态切换,达到抑制毛刺产生的目的.另外,将提出的无毛刺数控延时线应用于DLL型90°移相器中,成功消除了90°相移时钟的毛刺.设计采用SMIC 65 nm工艺来实现,供电电压为1.2 V,版图面积为0.018 mm~2,用HSPICE进行仿真,结果表明:该移相器的工作频率范围为217 MHz～1 GHz,工作在1 GHz时,功耗为2.8 mW;供电电压添加100 MHz 30 mV正弦波噪声时,90°相移时钟的抖动峰峰值和均方根值分别为17.77 ps和5.16 ps.而且,移相器在进行工艺、电压、温度(process-voltage-temperature,PVT)跟随调节过程中,输出的90°相移时钟可有效避免毛刺问题.     

航天科工集团小型低抖动差分晶振填补国内空白

正中国航天科工集团公司所属北京无线电计量测试研究所成功研制出了小型低抖动差分晶振。该产品具有输出频率高、相位抖动小等特点,技术达到国内领先水平。该产品的最高输出频率可达800MHz,比普通晶振的输出频率提高了5倍;相位抖动优化至2ps,     

基于数字鉴频器的新型微波锁相环捕获方法

为了提高锁相环锁定速度,在研究快速捕获技术基础上提出一种新型的数字鉴频器的设计方法,然后对一个频率范围在1~8 GHz、频率步进为10 MHz的宽带锁相频率源进行了设计与实现.该方法利用鉴频器对压控振荡器的频率进行精确预置,使其进入锁相环快捕带,实现对锁相环宽带捕获和精确预置.测试结果表明,该锁相频率源相位噪声低,杂散小;采用该方法,捕获时间有了较大的改善.     

基于FPGA的数控振荡器设计及其性能分析

数控振荡器是各种数字频率合成器和数字信号发生器的核心器件,应用现场可编程器件进行数控荡汤器的设计是一种新的技术,设计中提出一种应用硬件描述语言的数控振荡器设计方案,给出了仿真结果,仿真结果表明该设计达到了预期要求,通过对其参数进行分析为进一步设计高性能的数控振荡器指出了方向。     

自偏置自适应电荷泵锁相环

针对电荷泵锁相环的带宽受限问题,提出带宽随锁相环状态动态变化的自偏置自适应电荷泵锁相环.使锁相环的最大可用带宽与参考信号的频率成线性关系,消除环路带宽受最小参考信号频率的限制,并且使其与工艺、电压和温度无关.根据环路的工作状态动态调节系统的带宽,在提高锁相环锁定速度的同时改善输出信号的噪声性能.采用0.18 μm 1.8 V 1P6M N阱标准CMOS数字工艺完成设计,版图面积为0.048 mm~2.仿真结果表明,当参考信号在2.8 MHz到26.6 MHz的范围内变化时,输出信号的相对抖动峰峰值小于1.6%,工艺、电压和温度对相对抖动的影响小于2.1%,所有情况下的功耗都小于20 mW.     

X~Ku波段宽覆盖捷变频频率合成器研制

提出了一种宽相对覆盖、低相位噪声的捷变频频率合成方法。该方法首先利用混频锁相环方法进行宽带锁相得到低相噪性能与捷变频性能,进而针对混频锁相环在宽覆盖情况下环路带宽急剧变化而导致系统相噪和捷变频性能下降的问题,提出实时调节锁相环电路的鉴相增益,以对压控振荡器的等效压控增益非线性进行补偿,从而实现在宽覆盖范围内锁相环环路带宽基本保持恒定,即确保所覆盖范围内低相噪性能与捷变频性能的一致性。基于本方法研制实现的11.1~13.1 GHz,最小步进10 MHz的宽覆盖合成器全范围环路带宽基本保持在600 kHz,输出信号相噪优于-83 dBc/Hz@1kHz,捷变频时间小于10 μs。     

基于DPLL的扫频信号源系统的设计与实现

扫频信号源是输出频率可数控步进调整的正弦波信号源。低相位噪声和杂散的高频谱纯度扫频信号源是组成雷达接收机和系统频域分析设备等的核心。文中以数字锁相环技术(DPLL)作为高频谱纯度信号输出核心,用分频寄存器的设置来控制信号的输出频率,并通过高阶滤波器和自动增益系统得到最终的扫频信号输出频率。电路中,基于ADF4002数字鉴频鉴相器芯片、MC12148压控振荡器芯片和无源滤波器电路构建数字锁相环,再通过VCA821实现自动增益控制电路,最终实现高频谱纯度扫频信号源。经测试,该扫频信号源能在40～120MHz范围实现较高频谱纯度的扫频信号输出,将DPLL技术应用于扫频信号源不但易于变频和加快扫频源的迭代,而且大幅度降低了硬件开发成本。     

用于快速锁定全数字锁相环的反馈调节算法

为降低全数字锁相环的锁定时间,在分析了不同相位检测机制和滤波器结构的基础上提出了自适应的反馈调节算法．该算法将锁定过程分为粗调、一级精调、二级精调三部分,分别对应数控振荡器的三级控制码,在不同的锁定过程中使用合适的滤波器结构且可根据频率差的大小自适应调节参数．基于所提算法,在180nm CMOS工艺下实现了一款可移植的快速锁定的小数全数字锁相环．测试结果表明:平均锁定时间仅为6.4μs,相当于128个参考时钟周期(20MHz),该算法有效地缩短了锁定时间．     

无共模反馈电路的低功耗可变增益放大器

设计了一种低功耗高动态范围数字控制的可变增益放大器.提出了一种新的稳定输出共模电平的方法,在负载电阻切换的同时改变流过电阻中的电流来保持电阻上的电压降不变,从而稳定输出共模电平.该方法无需额外的共模反馈电路,降低了功耗.同时采用级间电容耦合结构解决了直流失调问题,不需要直流失调校准电路.采用 TSMC 0.18μm CMOS工艺进行了电路设计和仿真.仿真结果表明,该可变增益放大器消耗的平均电流为504.7μA,-3dB带宽大于1.16MHz, 动态范围达到了81dB,变化步长为3dB,增益误差小于±0.65dB.     

Circuit of time-domain quality factor measurement in 0.35μm CMOS process

Based on the time-domain quality factor (Q-factor) measurement principle, an architecture which not only achieves an accurate Q-factor at the specific frequency but also covers a range of frequencies without any loss in Q-factor measurement accuracy is proposed. Based on a reconfigurable structure, an improved peak detector compensation method is presented. To guide the design of such an architecture, a theoretical analysis for reaching the required accuracy and expanding the input frequency range has been first developed in this paper. Besides, the system power dissipation can be reduced by 7.5％ thanks to the improved digital control logic. In this paper, circuit is realized in a 0.35μm CMOS process for the first time. With the 5V supply voltage and 1MHz input frequency, the post-layout simulation result have demonstrated that an accuracy of the Q-factor measurement is within 0.2％. Furthermore, the input frequency range that can be measured by this circuit is extended from 100kHz to 1.5MHz with the same accuracy.     

一种基于类分数分频的Δ∑延时锁定环的设计

针对现有Δ∑延时锁定环中调制器的功耗问题,提出一种基于类分数分频的Δ∑延时锁定环的设计方法。通过使用分频器,降低Δ∑延时锁定环中调制器、电荷泵、相位选择器等模块的工作频率,由此减小设计难度,并解决了传统结构中的调制器功耗和相位切换的毛刺问题。同时采用自参考多相时钟和FIR噪声滤除技术解决了使用分频器造成的相位模糊以及量化噪声的恶化问题。测试结果表明,该结构可以在基于低频Δ∑调制中实现低于1ps的时域分辨率,并且获得与传统结构相当的时钟抖动性能。     

基于DDS技术的高精度数控信号源设计

一种采用DDS技术的新型高精度数控信号源,可输出正弦波、方波和三角波．系统中输出波形的频率采用数控方式,可实现对频率的逐赫兹调节,频率精度优于0．1Hz,最高输出频率可达70MHz左右．与传统信号源相比,本设计具有输出波形质量好、频率精度和稳定性高、频率范围宽等优点．设计方案简洁,易于实现．     

三类电磁软件用于双频段圆筒天线的设计比较

为了比较不同软件对三维立体结构天线的仿真精度,提出一款应用于无线通信的双频段圆筒形天线,设计、比较和评估了3款电磁仿真软件high frequency structure simulator (HFSS)、FEKO和computer simulation technology microwave studio (CST MS）对该天线的阻抗匹配性能和远场增益的仿真性能.天线阻抗匹配测试性能为：在电压驻波比小于15条件下,天线的工作带宽低频段为150MHz（820～970MHz）,高频段为600MHz（17～23GHz）;天线低频段远场增益测试结果为18dBi,高频段增益为49dBi. 比较结果表明,HFSS和FEKO分别在阻抗匹配性能仿真和远场增益仿真方面与测试结果吻合良好;CST MS对阻抗匹配性能和远场增益的仿真结果均与测试结果吻合良好.     

高增益低噪声信号放大电路的研究

介绍了高增益低噪声信号放大电路的设计与研究,并给出了可变增益放大器LMH6505和运算放大器AD8041的工作原理.根据增益可变的要求,以AD8041和LMH6505为核心,通过Pspice软件对设计电路进行仿真,分析和验证了设计电路的可行性,并以此为基础对实际电路进行了测试与研究,完成了120dB大动态范围、工作频率为1MHz至10MHz的信号放大电路的设计.     

Ka波段耦合腔行波管的粒子模拟研究

利用粒子模拟技术对Ka波段耦合腔行波管的非线性互作用现象进行了研究。互作用电路采用的是重入式双交错梯形线耦合腔慢波结构,设计了匹配良好的高频耦合系统,并建立了一个基于CPI的Ka波段耦合腔行波管的三维电路模型。粒子模拟结果表明,当采用和CPI管子相同的电气参数和色散特性时,该管能在28.3～30 GHz的频率范围内有大于550 W的饱和平均输出功率,瞬时带宽大于600 MHz,相应的饱和增益和电子效率分别大于33 dB和8.39%。上述结果与CPI的测试结果吻合良好,证明了设计方案的可行性以及粒子模拟能较准确地对耦合腔行波管的工作性能进行估计。     

一种具有延迟校准功能的可编程多相位时钟电路

基于延迟锁相环原理,提出了一种新型的具有延迟校准功能的可编程多相位时钟电路,能为工作在80MHz的电荷耦合器件信号处理器提供精度高达390ps的时序信号．将主时钟的单周期等分为32份,通过可编程相位组合电路,产生相位及占空比可调的信号,能满足不同电荷耦合器件所需的最优工作时序．传统的延迟锁相环结构随着延迟单元的增加,延迟单元之间不匹配愈加明显,导致输出相位偏离理想位置．引入延迟校准电路可以显著降低相位之间的误差,校准后的多相位时钟信号接入可编程相位组合器进行选择组合,产生所需的高精度时序信号．基于SMIC 0.18μm 3.3V CMOS工艺完成设计,在80MHz主时钟下的后仿真结果表明：电路可产生占空比范围为2％～98％的输出时钟,校准后的延迟误差小于5ps,边到边抖动为 1.14ps,有效地保证了相位精度．